淺析基于verilog 的加法器設計

王怡

（電子科技大學成都學院微電子技術系，四川 成都611731）

本文將介紹三種基于verilog 的加法器設計，分別是：級聯加法器、并行加法器和流水線加法器。在介紹每種設計方法的同時，對每種方法的優缺點、適合使用的場合以及改進方法都會進行詳細的闡述。

1 級聯加法器

級聯加法器的核心設計思想來源于加法運算法則本身。在多位數的加法運算中，運算順序是從低位到高位依次進行加法運算，每次運算一位。除最低位外，其他位都是用本位的數據與來自低位的進位相加。本質上講，每一位的運算都是一個一位全加器，只是不同位的輸入數據不同，運算的時機不同而已。所以，我們可以設計一個一位全加器，然后按照運算的順序，將多個一位全加器串聯起來就可以了。這也是級聯加法器中“級聯”的含義。設計方法可以采用全結構設計的方法，也可以采用結構設計和行為描述結合的方法，本文采用第二種方法。一位全加器的設計代碼如下：

將以上代碼在開發工具中生成圖形符號，再利用繪圖功能依次互聯即可，電路結構如圖1 所示。

圖1

這種設計方法的優點是設計簡單，但主要應用于一些對運算速度要求不高的場合，要求高則無法使用。因為這種加法器每一位的運算都要等待前一位運算完成，輸出進位之后才能完成。所以運算的位數越多，延時就越長。

2 并行加法器

并行加法器的設計方法，是直接利用verilog 的加法運算符直接進行行為描述。這種設計方法的好處是，設計人員無需了解加法器的底層硬件結構，只需要描述功能即可。并行加法器的優點是運行速度快，而缺點也很明顯：a.并行加法器完全依賴門電路來搭建，所以對系統資源的耗費是很大的。特別是隨著加法器寬度的增加，資源的耗費也會迅速增大。b.并行加法器是一個純組合邏輯電路，因為輸入信號時間上的不一致以及電路本身延時等原因，會造成競爭冒險現象，從而在電路的輸出端產生中間態輸出，形成毛刺，影響系統的穩定性。

針對這一問題，我們可以在加法器設計中引入時鐘，通過在輸入端和輸出端加觸發器來改善毛刺。輸入端的觸發器由主時鐘統一控制，可以最大程度的將輸入信號的輸入時序同步，降低毛刺形成的可能性。輸出端的觸發器每一個主時鐘周期輸出一次加法器的運算結果，不輸出中間態，也就隔離了毛刺的輸出。當然，主時鐘頻率的選擇是有要求的：它的周期必須大于加法器組合邏輯電路的運算時間，否則無法隔離毛刺的輸出。具體代碼如下：

3 流水線加法器

流水線加法器是一種基于時鐘的同步邏輯電路，設計方法相對復雜，但運算速度，對系統頻率的適應性，都是非常優越的。流水線加法器也是這篇文章重點介紹的加法器設計方法。流水線加法器可以解決系統主頻很高，而加法運算由于位寬大，運算速度低，而拖慢整個系統運行頻率的問題。例如：某系統是一個全同步系統，同時又運行在25MHz 的頻率上，那么任何信號從輸出端寄存器反饋到信號輸入端之間的最大延時必須小于40ns。如果反饋時通過的邏輯電路較復雜，延時路徑比較長，系統時鐘的速度就很難維持。在加法器這個問題上，如果沿用上文提到的同步并行加法器的設計，當加法器的運算速度大于系統時鐘周期40ns 時，加法器將會輸出運算的中間值，產生輸出錯誤。如果不改進加法器設計，就只能降低整個系統運行的頻率。流水線電路設計的基本思路是：將原來的組合邏輯電路分成若干個規模更小的電路來實現。并且在這些小規模邏輯電路中加入若干寄存器來存儲中間運算結果。中間結果在下一拍時鐘進入下級電路進行運算。這樣一級級的傳遞和運算，直到最后一級電路算出最終結果。這樣，用多個時鐘周期來完成電路的運算。雖然多用了一些寄存器資源，但是減少了每一級組合電路的時延，可以提高整個電路的運行頻率。同時，由于流水線電路的每一級都處于同一個系統時鐘的控制下，因此，多級電路是并行工作的。這就意味著，最后一級流水線在處理第一條指令的最后一步時，前幾級的流水線電路可以同時處理后續多條指令的不同步驟。以四級流水線深度的32 位加法器為例：32 位加法運算被分解成4 步，每一步完成一個字節的加法運算,對應一級流水線的硬件，由系統時鐘統一控制。前四拍時鐘，電路的工作內容如下：

表1

從上表可以看出，在四個時鐘周期中，電路完成了第一組32位數的加法運算。同時還分別完成了第二、第三、第四組數的前三、前二、前一步的運算。所以，盡管一組32 位數據需要4 個時鐘周期才能算完，但由于電路運行的并行性，實際最終平均一個時鐘周期就能輸出一組運算結果。這樣，不但沒有拖慢系統運行的主頻，還提高了加法運算的速度。流水線電路設計的核心在于每級電路運算結果的緩存，這個設計如果不正確，將無法得到正確的結果。分析如下：a.輸入數據: 因為多個周期才能完成一次運算。因此如果在運算完成前輸入數據就變化的話，將得不到正確的運算結果；b.前一級流水線的運算結果，分兩種情況：如果在下一級流水線中馬上就用的，如進位信息，就不用緩存。如果在下一級流水線中不用，到最后才用或輸出的值，則在運算結果出來之后的每一級流水線中都需要緩存。因此，每一級流水線中應完成如下數據緩沖任務：a. 后級流水線需要用到的輸入數據；b.前級流水線的運算結果。以四級流水線深度的32 位加法器為例，其每級需緩存數據的定義如以下代碼所示：

4 結論

本文介紹了三種基于verilog 的加法器設計，分別是：級聯加法器、并行加法器和流水線加法器。其中級聯加法器設計簡單，但運算速度受限，只能應用于對運算速度要求不高的場合。并行加法器速度快，但是資源占用較大。隨著運算位數的增加，運算速度也將越來越慢。同時，并行加法器是組合邏輯路，存在競爭冒險現象，影響結果輸出。本文就此也提出了解決方案。流水線加法器設計復雜，但性能十分優越。在不同的應用場合，可根據需求的不同選擇不同的加法器設計方法。