基于FPGA的高速誤碼測試系統硬件電路設計與實現

摘 要：FPGA是一種重要的半定制電路集成形式，可以提高系統的控制效果，使系統功能能夠順利地實現。基于此，本文先從電源系統、時鐘系統、通信接口、控制模塊等方面對高速誤碼測試系統硬件電路設計進行分析，再從圖形序列、誤碼檢測、帶寬時鐘等方面對高速誤碼測試系統功能實現進行分析，從而提高硬件電路的設計水平。

關鍵詞：FPGA;高速誤碼測試系統;硬件電路

引言：為了實現良好的誤碼檢測功能，需要合理地對高速誤碼測試電路進行設計，使其具有穩定的工作狀態，能夠對誤碼進行有效地識別，避免在誤碼識別過程中造成疏漏。誤碼檢測需要具有較強的自適應性，能夠適用于多種誤碼檢測環境，使誤碼能夠得到有效地分析，進而保障高速誤碼測試系統應用更為廣泛。

1高速誤碼測試系統概述

高速誤碼測試系統以FPGA作為主控芯片，可以有效地對數據進行處理，使誤碼測試功能能夠順利地實現。通過該系統可以實現誤碼連續檢測功能，并且具有較高的檢測效率，使誤碼能夠被準確地識別出來。誤碼測試系統分為序列發生和誤碼檢測兩部分，兩者相互配合可以實現圖形存儲功能，使序列能夠更好地接收與發送。系統的輸出數據為16路LVDS信號，需要在串行輸出環境中運行，使數據輸出具有良好的同步性，進而對誤碼進行高速識別。誤碼檢測需要在時鐘信號作用下進行，通過高傳輸速度對誤碼進行記錄，使誤碼能夠被有效地顯示，進而保障誤碼檢測模塊的功能實現[1]。

2高速誤碼測試系統硬件電路設計

2.1電源系統設計

電源是重要的供能裝置，需要合理地對該部分進行設計，保障電能供應的穩定性，使系統能夠穩定地工作。供電線路主要分為兩種：一種為FPGA芯片供電，保障誤碼測試系統核心功能的實現。另一種為外圍電路，使硬件電路能夠穩定運行，進而實現誤碼檢測功能。電源開關頻率為800kHz，由3個基本電源進行供電，這樣可以避免電源間相互影響，實現良好的供電過程。第一，核心電源，電壓標值為1.0V，用于實現內部邏輯供電，對電壓具有嚴格的限制。第二，I/O電源，可以實現1.5V、2.8V、3.3V的供電，對系統各個模塊進行供電。第三，輔助電源，可以實現2.5V供電，對FPGA進行輔助供電。

2.2時鐘系統設計

時鐘系統設計時需要遵循以下原則：第一，通過時鐘設定來實現連續檢測過程，檢測頻點為145M，可以實現較高的測試速率，使系統能夠處于高速檢測狀態。第二，時鐘同步原則，保障時鐘具有良好的同步性，使高速檢測狀態下誤碼識別不會出錯。時鐘采用ICS854001-21芯片進行實現，可以將檢測頻點設置為145M，使芯片能夠實現時鐘控制作用。為了提高時鐘系統的工作效率，需要合理地進行時鐘分配，通過晶振對時鐘進行調節，將頻偏控制在±50ppm以內。而且，還需要對時鐘緩沖單元進行設置，使晶振能夠與系統建立穩定地連接，進而實現良好的信號檢測狀態，保障時鐘能夠被有效地接入。

2.3通信接口設計

數據傳輸需要通過相應的接口進行實現，需要合理地對串口電路進行設計，使接口具有良好的運行狀態。使用MAX3232作為接口控制的芯片，該芯片具有良好的串口通信效果，能夠保障數據傳輸的穩定性，使誤碼檢測過程能夠順利地進行。通過串口可以與PC端建立連接，使誤碼測試系統能夠和PC進行通信，這樣便可以通過界面對誤碼測試系統進行控制，使系統的管理更加地方便。

2.4顯示及控制模塊設計

誤碼測試系統需要具有顯示功能，對誤碼數量、誤碼率等進行顯示，使系統的功能更加地全面。顯示及控制模塊設計主要包含以下幾個方面：第一，顯示模塊。采用LCD顯示屏進行設計，與指定端口進行連接，進而對測試結果進行顯示。誤碼率計算公式如下：誤碼率=誤碼比特率/傳輸總比特率×100%。第二，LED指示模塊。負責對誤碼測試系統運行狀態進行顯示，如同步狀態、運行模式等，可以對用戶當前操作進行提醒，進而對工作狀態形成清晰地判斷。

2.5串行收發器設計

誤碼測試系統速率測試范圍較為廣泛，測試速率在100Mbps-3.75Gbps之間，可以實現串行數據的高速傳輸，進而使誤碼能夠被高效識別。系統由GTP高速轉換器構成，具有良好的編程控制效果，能夠靈活地對數據進行識別，進而提高數據傳輸水平。高速GTP通道實現如下：由兩路GTP進行實現，這樣可以擴寬串行傳輸速率，使傳輸速率能夠滿足3.25G速率通道要求，傳輸速率能夠得到充分地保障。在GTP時鐘內部，引入了120Ω電阻，可以提高串行收發器的通信接收效果，使GTP時鐘能夠穩定地進行工作。通過GTP可以實現共膜電壓的調節，提高電平工作的穩定性，并且構建良好的交流耦合形式，使串行收發器工作狀態更加地穩定。

3高速誤碼測試系統功能實現

3.1圖形序列發生

圖形序列由FPGA編程進行實現，可以有效地對圖形序列進行控制，使數據與圖形能夠更好地進行轉換。在序列狀態下，數據傳輸速度可以得到12.5Gb/s，可以實現序列數據的穩定傳輸。對序列K進行分析，通過FPGA將其拆分為16個速率為350.25MHz的序列，使序列K與序列k1，k2，...，k16構建等價關系。將序列取出后，經由LVDS傳輸到MUX芯片，進而提高圖形序列的處理效率。通過對序列K進行拆分，可以提高序列數據的傳輸效率，使數據能夠迅速地被存儲，并且便于對存儲地址進行控制，使存儲器具有良好的容量空間，進而提高圖形序列發生的效率。通過FPGA可以提高序列的發生速率，使誤碼檢測能夠長時間保持高速狀態，使序列能夠被有效地取出，讓序列識別狀態能夠迅速進行，進而營造出良好的序列識別環境。

3.2誤碼檢測

誤碼檢測需要依托于數據對比進行實現，將數據圖形的有效位進行對齊，對數據進行同步檢測，進而保障數據能夠被精確地識別，使誤碼的位置能夠得到確定。誤碼檢測過程中一般采用對比同步機制，以此來對誤碼進行識別。首先，需要準備好本地數據圖形。若數據相同，則進行同步操作，此時數據不存在誤碼現象，可以對數據進行使用。若數據不同，則不能進行同步，且數據出現誤碼，需要對數據進行處理，進行誤碼率的計算。誤碼檢測需要通過PRBS序列進行識別，由寄存器對數據進行存儲，進而實現數據序列圖形的有效識別，提高誤碼檢測結果的有效性。

3.3帶寬時鐘產生

帶寬時鐘可以在100MHz-12.5GHz進行連續變化，具有穩定的工作頻率，進而實現誤碼高速識別過程。時鐘模塊采用PLL芯片進行設計，可以實現良好的激勵過程，對系統寬頻輸出進行控制，進而提高誤碼檢測過程的穩定性。另外，OLL芯片具有較強的降噪效果，能夠有效地對信號噪聲進行控制，降低噪聲對誤碼檢測的影響。PLL芯片具有較高的寬頻分辨率，能夠得到45bit，對噪聲具有良好的限制效果，使帶寬時鐘能夠穩定地工作。

結論：綜上所述，為了保障誤碼測試系統能夠穩定地工作，需要合理地進行硬件電路設計，使系統構成更加地完善，進而更好地發揮誤碼檢測作用。另外，需要合理地對誤碼測試系統進行功能實現，確保功能的完整性，進而提高誤碼檢測的效率，使誤碼得到有效地識別。

參考文獻：

[1]賈亮，叢龍杰.基于FPGA的高速數據采集系統研究[J].電腦與信息技術，2021，29（03）：69-71+83.

[2]李姍珊，全智，盧媛媛.多速率誤碼和光功率集成檢測系統的研究與開發[J].儀表技術與傳感器，2020（01）：112-116.

作者簡介：

陸知己（1991.10.28）;性別：男;籍貫：安徽蚌埠;民族;漢;最高學歷：本科;目前職稱：助理工程師;研究方向：硬件測試。

（中電科思儀科技（安徽）有限公司，安徽 ?蚌埠 ?233000）