電子電路低功耗設計方法探討

郝冰澄

（運城學院，山西 運城 044000）

1 工藝層面的電子電路低功耗設計

1.1 按比例縮小

隨著時間的推移，工藝改進對功耗的影響變得越來越明顯。2004 年集成電路尺寸達到納米級，隨后納米級集成電路制造工藝被廣泛用于處理器、DSP 等復雜電路中。2006 年，英特爾制造出65 納米處理器。2008 年，英特爾發(fā)布了首款45 納米級移動CPU。隨著系統(tǒng)集成度的持續(xù)提升，電子元件容量減小，微電路之間的連接減少，從而顯著降低功耗。隨著技術的發(fā)展，多層金屬布線成為可能。在金屬頂部使用全局連接會減少互連電容，減少延遲、功耗。按比例縮小技術在降低功耗方面效果顯著。

1.2 封裝技術

封裝技術對芯片功耗有很大影響。微電路級的輸入輸出功耗約為系統(tǒng)總功耗的1/4～1/2，由于芯片間接口功耗較大，而動態(tài)功耗和電容之間存在線性關系，因此接口電容器輸入、輸出的功耗占比很大，故在多芯片系統(tǒng)中需要重點考慮輸入輸出功耗的優(yōu)化。與印刷電路板相比，封裝技術能顯著減少芯片間通信功耗。在多芯片封裝工藝中，全部芯片都被封裝于同一個基板，芯片之間的輸入、輸出接口電容明顯降低，從而降低功耗。封裝技術的運用還降低了跨芯片中繼線的長度和電容量，從而減少了等待時間，并提高了電路性能，最終實現低功耗。相較于其他封裝技術，MCM包裝顯提升了系統(tǒng)集成度。一個10 英寸的wafer 可以集成多達10 億個晶體管，這不僅節(jié)省了空間而且可以降低功耗。

2 版圖層面的低功耗設計

版圖優(yōu)化應同時針對元件和連接進行優(yōu)化。Elmore 模型沒有將互連延遲和功耗與晶體管和引腳的尺寸明確地關聯(lián)起來。因此，需要適當創(chuàng)建模型以促進在版圖層面的低功耗優(yōu)化，其中連接線的功耗優(yōu)化逐漸成為整個電路功耗優(yōu)化的關鍵。傳統(tǒng)的電路版圖布線僅關注面積、延遲，在從外部接口添加有關信號活動的信息后實現功耗優(yōu)化?，F在在面對復雜的電路項目設計時往往要將電路分為多個小型電路塊，分別對其進行優(yōu)化。電路塊內部連接短且電容小，在劃分電路列表時應考慮信號活躍度。活躍度低的互連應該處于邊界，但是在優(yōu)化功耗時，應使用信號活躍度加權電路互連，以最大程度地支持電路塊的高效率互連。在納米級條件下進行電路設計時，由于耦合電容器對整體互連能力和功耗有很大貢獻，因此引腳間距也應根據布線期間的信號活動強度相應調整，信號活躍度越高的網表要有限分配在不同層上。同時，應根據連接電容，信號活躍度、延遲來權衡引線的寬度[1]。

3 電路層面的低功耗設計

3.1 動態(tài)邏輯電路

在特定的電路實現中，互補金屬氧化物半導體（CMOS）工藝有多種邏輯結構，如多米諾邏輯、靜態(tài)邏輯、動態(tài)邏輯、時鐘邏輯等。其中動態(tài)邏輯是一種優(yōu)點突出的邏輯結構。靜態(tài)CMOS 每個輸入都要連接到一個MOS（PMOS 或NMOS）管上，邏輯功效比較大。動態(tài)CMOS 邏輯分為N 溝道動態(tài)MOS 邏輯和P 溝道動態(tài)MOS 邏輯，以N 型動態(tài)邏輯為例來進行說明，結構如圖1 所示。

PDN 是一個由NMOS 管陣列組成的下拉塊。動態(tài)電路由時鐘信號驅動以切換預充電模式、求值模式。當時鐘信號為低電平時，PMOS 打開，NMOS 關閉，CL充電，輸出為Vdd。反之NMOS 打開，PMOS 關閉，因PDN 下拉，輸出為0。動態(tài)邏輯具有如下特征：邏輯功能由NMOS 的管狀矩陣組成的PDN 來實現，只要較少的晶體管，開關速度快，且由于負載電容低、無短路電流，電源、電容器之間不存在電流，避免了靜態(tài)功耗的產生，從而降低功耗，但需時鐘驅動控制邏輯門，增加了開銷[2-3]。

圖1 N 型動態(tài)CMOS 邏輯

3.2 異步電路

隨著集成電路元件體積不斷減小，單個芯片的集成能力持續(xù)增強，集成電路的同步開發(fā)難度大大增加。在此背景下，異步集成電路的優(yōu)勢正在逐步顯現，如功耗低，高性能、簡單的模塊化設計等。同步電路由統(tǒng)一時鐘控制，龐大的時鐘管理網絡會大大提高功耗。異步電路沒有統(tǒng)一時鐘控制，因此功耗更低。此外，由于沒有時鐘驅動器，異步電路由任務驅動，在沒有任務時自動關閉。同步電路的最大時鐘頻率必須對應最大邏輯延遲的情況，因此無法充分利用系統(tǒng)性能，而異步電路不使用全局時鐘，而是使用握手信號鏈來協(xié)調模塊之間的工作，因此異步電路可以最大程度地降低功耗。

4 門級層面的低功耗設計

4.1 單元映射

在門級別描述電路時必須使用邏輯門單元。如果在電路中執(zhí)行門級綜合時采用手動輸入方式，則綜合器將從綜合庫中選擇邏輯門模塊。目前，大部分ASIC供應商都提供了低功耗單元庫，選擇此類單元庫可實現低能耗，這是使用單元映射基本思路，同時可以在邏輯單元內安排活動性較高的節(jié)點。由于邏輯塊內負載電容較小，所以可降低總功耗。最簡單的方法是電路的輸入門提升到三輸入門，從而減少使用的邏輯門，縮短總線長度。當前的EDA 工具很多都集成了單元映射功能，在執(zhí)行單元映射時不只是簡單地兩個輸入門的結構改進為多個輸入門，而是要根據實際情況在設計庫中選擇邏輯元素的最佳組合，以最大化地降低功耗。

4.2 公因子提取

在邏輯綜合中提取公因子是簡化邏輯網絡并降低電路實現成本的常用方法。例如，一個函數可以通過簡化和變形來接收多個表達式，因此，可以使用不同的邏輯結構來實現相同的函數。盡管不同邏輯結構的實現在面積和時間上可能不會有很大變化，但是由于每個輸入信號的反相率不同，電路的功耗也會有很大變化。因此，在設計電路時，由高速旋轉信號控制的負載應盡可能小，即這些信號應靠近輸出端。在設計電路時，有必要弄清每個信號的活動性，并且通過根據每個信號的活動性提取公因子來合理地排序每個信號在電路中的位置。

4.3 路徑平衡

路徑平衡是指用于將某元件多個輸入信號同時饋送到一個輸入的路徑延遲技術。平衡路徑的技術能有效降低出現信號的可能性，這些信號會導致電子元件輸出端形成不必要的翻轉，電路如圖2 所示。其中，a、b 是同時輸入的兩個信號，則輸出信號應具有恒定的零輸出信號。但是，在實際電路中，由于電路不平衡可能會產生毛刺，結果a 和b 不能同時到達輸入，因此會產生輸出信號。采用路徑平衡技術降低邏輯深度，信號所經路徑減少，負載降低，從而降低功耗。

圖2 路徑平衡電路

4.4 門尺寸優(yōu)化

優(yōu)化門尺寸的基本思路是減小路徑非關鍵網關尺寸，從而降低功耗。如果電路性能不受限制，則可減小全部門的尺寸以降低功耗，從而將門尺寸優(yōu)化問題轉化為滿足延遲限制下的功耗最小化問題。首先可以根據路徑對時間約束進行線性化，再求解線性方程獲得全局最優(yōu)解。由于采用了低帶寬的模塊，電平轉換速度減慢，從而導致短路電流增加，這是優(yōu)化門尺寸的一個限制因素。對于給定時間范圍內優(yōu)化離散快門大小變化功率問題，其基本思想是從最小的門開始逐步增加關鍵路徑，大小以滿足限制并最小化通道切換活動。

5 結構層面低功耗設計

5.1 門控時鐘

同步設計中功耗大部分來自時鐘。時鐘是唯一一個始終在充電和放電的信號。時鐘信號往往要驅動一棵大的時鐘樹，在多數時候會導致不必要的翻轉。當電路的某一部分處于待機模式或執(zhí)行無用的計算時，其時鐘信號將變?yōu)闊o效，可以有效地降低時鐘驅動器的功耗，范圍越大，功耗降低越明顯。

5.2 狀態(tài)分配

有限狀態(tài)機的狀態(tài)分布對其最終邏輯實現的區(qū)域有直接影響，很多研究者提出由兩級或更多級邏輯實現的最小面積編碼技術，可以盡量減少功耗。一種方法是將相關狀態(tài)代碼分配給相應狀態(tài)的編碼，以減少由狀態(tài)轉換引起的電路活動。為了減少組合的有限狀態(tài)機電路功耗，通過改變傳統(tǒng)編碼方案中使用的目標函數并考慮到組合方案的復雜性來降低功耗。

6 結論

數字集成電路的功耗優(yōu)化方法很多，分布于各個設計層次中。本文對各個層面的功耗優(yōu)化進行了分析，得到如下結論。

（1）分析了電子電路功耗的設計基本流程。

（2）比較了各種低功耗設計方法的特點。

（3）探討了低功耗數字電路的基本設計策略，并詳細介紹了工藝、電路、版圖等邏輯門等層面的功耗設計方法。

從完成的工作和低功耗設計的發(fā)展前景來看，仍然有必要開發(fā)低功耗IP 庫并開發(fā)高性能的低功耗設備，在集成技術和其他方面進行進一步研究。