基于標準DDR總線的內(nèi)存擴展芯片的設計與實現(xiàn)①

趙陽洋 陳明宇 金 旭 阮 元 張雪琳

(*中國科學院計算技術研究所計算機體系結構國家重點實驗室 北京 100190) (**中國科學院大學 北京 100049) (***鵬城實驗室 深圳 518055)

0 引 言

計算機領域已進入以數(shù)據(jù)為中心的大數(shù)據(jù)時代，大數(shù)據(jù)所催生的內(nèi)存計算和具有越來越多核心的處理器，對內(nèi)存的速度、容量、功耗和可靠性等提出了更高的要求。近年來新興非易失性隨機存儲介質(non-volatile memory, NVM) 的訪問性能在逐步逼近動態(tài)隨機訪問存儲器(dynamic random-access memory, DRAM)，因此產(chǎn)生了越來越多的基于新型存儲器件和傳統(tǒng)DRAM設計新型混合內(nèi)存的研究[1，2]，旨在實現(xiàn)內(nèi)存的擴展和加速。

新型內(nèi)存系統(tǒng)需要在總線上接入不同延遲的部件，方便實現(xiàn)網(wǎng)絡化或混合存儲，為此往往選用異步傳輸總線，每個事務的請求階段和響應階段是相互獨立的，以提供更好的靈活性。例如，Intel、AMD和Sun等公司早期曾推出支持全緩沖內(nèi)存(fully buffered DIMM, FBDIMM)[3]的處理器，但因其無法兼容市場上的通用內(nèi)存模塊，因此沒有普及。

在主板芯片組上完成總線事務轉換，可以實現(xiàn)兼容通用內(nèi)存，目前服務器市場的很多公司采用了類似的技術。Intel可擴展內(nèi)存緩沖(scalable memory buffer, SMB)應用于其高端服務器系統(tǒng)[4]。IBM公司 Power8處理器的內(nèi)存控制器通過高速串行總線與一個Centaur緩沖芯片相連[5]。這類板上緩沖提供了良好的內(nèi)存擴展能力，但是處理器與板上緩沖芯片之間的總線事務傳輸還未形成標準，一是緩沖芯片與其他廠商的處理器不兼容，二是緩沖芯片之間互相不兼容。

混合內(nèi)存立方體(hybrid memory cube, HMC)[6]是內(nèi)存顆粒廠商Micron 聯(lián)合Intel 提出的一種新型內(nèi)存總線標準，處理器與內(nèi)存之間只有異步傳輸總線，內(nèi)存顆粒采用3維堆疊封裝技術將類似緩沖芯片的邏輯晶粒和存儲晶粒封裝到一個芯片中。……