通用型高頻寬帶ADCP 信號處理系統設計與實現

馮 宏，王忠康

(杭州應用聲學研究所，浙江杭州310023)

0 引 言

海洋流場是海洋動力環境的基本要素，對海洋流場進行監測在海洋科學研究、經濟建設及國防建設等領域均具有極其重要的意義。聲學多普勒流速剖面儀(Acoustic Doppler Current Profilers, ADCP)是進行海洋流場監測的一種重要設備，它能夠對海洋環境參數進行長期自主式觀測和記錄，可提供高分辨率、高精度、信息海量且完整的數據，在海洋科考、海上調查和軍事海上安全保障等領域應用廣泛，具有非常良好的市場前景。

寬帶聲學多普勒流速剖面儀是利用編碼相干脈沖串信號進行收發和處理。寬帶測流方式通過高分辨率編碼形式與靈活的相干測量相結合的方式，以保證速度估計具有較高的精度[1]。高頻寬帶ADCP 對系統采樣率和數據處理能力有非常高的要求。傳統的處理方式是使用模擬手段實現正交混頻濾波，將回波信號頻率降低，轉換成為相互正交的兩路基帶信號。這種方式雖然可以降低系統的采樣率，但是難以實現正交通道的絕對平衡，且容易引入零漂和測量誤差。

本文介紹了一種高頻采集、數字解調濾波的通用型ADCP 信號處理系統的設計和實現過程。該系統以現場現場可編程邏輯門陣列(Field Programmable Gate Array, FPGA)+數字信號處理器(Digital Signal Processor, DSP)+低功耗單片機(Mixed Signal Processor 430, MSP430)為架構形式，很好地解決了高頻寬帶ADCP 高采樣率、高數據處理能力及低功耗的應用需求，在保證數據處理速度的基礎上實現了相位的嚴格正交，且通過參數化配置實現了多頻段的通用性設計。現場可編程邏輯門陣列(FPGA)因其豐富的內部可編程邏輯資源、高度的并行性、低功耗、高集成度等特點，廣泛應用在高速數字信號處理中。數字信號處理器(DSP)編程靈活、處理能力強且可擴展性強，在復雜算法處理中極具優勢。低功耗單片機(MSP430)接口豐富，功耗極低，非常適合用于系統控制中。本設計充分利用FPGA、DSP 和MSP430 在數字信號處理中的優勢，對系統流程進行軟硬件劃分，采用軟硬件協同設計方式完成了整個通用型高頻寬帶ADCP信號處理系統的設計與實現。

1 原理簡介

寬帶聲學多普勒流速剖面儀的基本工作原理是利用聲電換能器向海底和海水介質發射由偽隨機相位編碼調制的聲脈沖信號，并接收從海底和海水中各散射層聲波散射體反射的回波信號，通過分析波束回波信號的多普勒頻移信息，從而得到海底和海水相對儀器的運動速度、方向及儀器距離海底和海水的剖面深度等信息。

多普勒測頻技術是寬帶ADCP 的關鍵技術之一，基于譜矩理論的復相關算法可以在低信噪比情況下快速精準地進行測頻，具有運算量小、精度高等優點，在工程應用中得到了廣泛使用[2]。本文對設計中使用的編碼信號和復相關測頻基本原理進行簡單介紹。

1.1 編碼信號

寬帶ADCP中使用偽隨機編碼對發射脈沖進行相位調制，M 序列編碼信號是一種偽隨機二相編碼調相信號，具有優良的自相關特性，易于產生和復制。編碼調相信號可以用復數表示為

其中，f0為發射脈沖中心頻率；a(t )為編碼信號的復包絡：

式中：T 為編碼信號長度；rect 為構造矩形函數；?t為碼元寬度；N 為碼長，則編碼信號的長度T = N ×?t。φk為調相角度，當φk取值為0 或者π 時，信號即為二相調制碼。設φk= akπ，ak為二進制序列，也就是二相調制碼的編碼形式。

M 序列是偽隨機序列，它具有與隨機噪聲相似的尖銳相關函數特性，可以將C0通過m 個移位寄存器相級聯的方式實現[3]。圖1 為M 序列碼生成器的模型，移位寄存器的抽頭系數和Cm恒為1，C1～ Cm?1可以為0 或1。當給定時鐘頻率 fM=1 /?t時，系統輸出碼元寬度為?t，碼長為 2m?1?1的編碼脈沖信號。只要選擇合適的C1～ Cm?1值，在輸出端即可得到2m?1 位的M 序列偽隨機碼[4]。

圖1 M 序列碼生成器模型Fig.1 Model of M sequence code generator

1.2 復相關測頻

由于回波信號是實信號，而復相關方法需要根據實信號得到它的復數形式[5]。已知一個實數信號，可以通過希爾伯特變換(Hilbert Transform, HT)變化來構造復數形式：

對于常用的單頻余弦信號有

實際中可通過正交解調獲得基帶信號的復數形式。簡化回波信號為

式中： ω0為中心頻率；ωd為回波信號頻移。用相互正交的兩路信號分別與接收的回波信號S (t )做乘法運算，得到混頻信號，再通過低通濾波器(LPF)濾除高頻部分，得到送入復相關運算的復基帶信號xR、 xI最后得到X (t )。正交解調框圖如圖2 所示。

圖2 正交解調框圖Fig.2 Block diagram of orthogonal demodulation

通過低通濾波濾除高頻分量，可得到：

用于復相關運算的復觀測信號X (t )為

進而可求得復相關函數R (τ )為

結合式(12)和式(13)可得：

可知，復相關值僅與回波信號的多普勒頻偏有關，且復相關函數的相位φ (τ )表示為

則有：

得到頻偏參數后，根據多普勒頻移公式完成測速工作。

2 系統設計

2.1 系統架構設計

本系統是針對通用型高頻寬帶ADCP 而設計，系統頻率可以覆蓋300、600 kHz 及1.2 MHz 等頻段。為了避免模擬解調引入的相位失調、零漂等問題，本系統采用直采方式，即對回波信號先采樣后做數字解調濾波處理，這就對AD 模塊的采樣速率、處理器的批量數據處理能力及系統功耗等方面提出較高的要求。綜合考慮目前各種主流處理芯片在數字信號處理及邏輯控制中的優劣勢，設計中采用FPGA+DSP+MSP430 系統架構形式來實現。

對系統流程進行軟硬件劃分，其架構形式如圖3 所示。MSP430 模塊是系統的主控單元，實現整體邏輯控制和值班電路控制，同時完成與上位機的數據交互功能(RS232 串口通信)。FPGA 模塊負責完成發射/接收控制和數據流的預處理，包括高速AD 信號采集、復解調運算、低通濾波和降采樣處理等操作，并將處理后的數據經高速數據通用并行端口(Universal Parallel Port, UPP)總線傳輸至DSP端。DSP 模塊是系統的核心處理單元，對FPGA 端預處理后的數據按照上位機設定的模式進行解算，并完成數據的存儲和上傳(網絡通信)等功能。

本系統是多頻段通用型處理系統，對各頻段的數據量分析如表1 所示。

圖3 系統架構框圖Fig.3 System architecture diagram

表1 多頻段數據量分析Table 1 Data volume analysis for different frequency bands

單通道采樣點數為Tfs，采樣時長 T =D / c /2，聲速取值c=1 500 m·s-1。采樣頻率fs與作用距離D和采樣時長T 均成反比，因此在標稱作用距離情況下，各頻段的數據量一致，處理時長一致，易于實現各頻段的通用性設計。此外，ping 間隔(最小發射周期)取決于采樣時長和處理時長兩部分，因此當頻率增加時可以降低ping 間隔來提高系統的工作效率和精度。

2.2 系統軟件設計

本設計中，根據功能可以將軟件系統劃分為邏輯控制軟件和數據流處理軟件兩大部分，其中邏輯控制軟件主要由MSP430 完成，數據流處理軟件在FPGA 和DSP 的協同作用下完成。本文對數據流的處理過程進行重點介紹。

2.2.1 數據預處理

數據預處理操作在FPGA 控制單元完成，主要包括發射、接收控制、高速數據采集、復解調、低通濾波和數據抽樣等，其數據流向如圖4 所示。

圖4 預處理單元數據流向Fig.4 Data flow direction of preprocessing unit

發射控制信號為兩路相位相反的M 序列編碼信號和一路發射包絡信號。本設計中使用15 個碼元的編碼方式，每個碼元填充10 個單頻方波信號，占空比為50%，信號頻率為系統頻率。由于本系統可以兼容多個頻段，因此在設計過程中對填充信號頻率做參數化處理，可通過上位機配置信息實現不同頻段的自由切換。M 序列編碼信號發射脈沖長度為1 個M 序列編碼信號乘以重復次數，重復次數可根據上位機設定的頻段及層厚進行設計，例如，300 KHz ADCP 發射脈沖寬度如表2 所示。

表2 300 KHz ADCP 發射脈寬Table 2 Pulse width of 300KHz ADCP

接收控制信號主要是一路時間-增益控制信號，該部分功能由數-模轉換(Digital to Analog, DA 轉換)模塊實現。本設計是在FGPA 中完成DA 轉換的驅動程序并生成相應的控制曲線，輸出至接收機中。

本設計中使用LTC2170-14 芯片完成AD 采樣，該芯片可支持5～25 MHz 的采樣率，根據系統通用型設計要求，對回波模擬信號采用4 倍采樣原則，綜合各個頻段的采樣需求，ADC 的采樣率為1.2、2.4、4.8 MHz。對于采樣率＜5 MHz 的情況，采用過采樣后抽取的方法實現，例如以9.6 MHz 進行采樣，1/8 抽取得到等效采樣率為1.2 MHz，1/4 抽取得到等效采樣率為2.4 MHz，1/2 抽取得到等效采樣率為4.8 MHz。程序設計過程中，通過對采集模塊時鐘頻率參數化設計來實現不同采樣率的自由切換。

FPGA 芯片具有豐富的內部邏輯資源，且可以實現高度的并行處理，非常適合復解調運算這種模塊固化后的流水線批量操作。低通濾波功能是通過調用FIR(Finite Impulse Response, FIR)濾波器的IP(Intellectual Propert, IP)核實現，由于本設計中先完成了復解調操作，將系統中心頻率已搬移至零點，因此不同頻段設計中濾波器是可以通用的。降采樣通過數據抽取方式來實現。

2.2.2 高速數據通道設計

本系統設計中，FPGA 獲取ADC 采樣數據并處理后傳輸至DSP 端進行后續解算，FPGA 與DSP之間通過UPP 總線實現高速數據傳輸。

UPP 是一種高速數據傳輸通道，其包含內部DMA(Direct Memory Access, DMA)控制器實現了最大化吞吐量，減少了數據傳輸時處理器的干預。UPP 總線接口數據位寬為16 bit，最高時鐘速率可達到75 MHz。對于本系統，DSP 的UPP 接口工作于接收模式，由FPGA 提供接口時鐘，當采樣率為6 MHz 時，UPP 接口的時鐘速率為6 MHz，完全滿足所需的傳輸速率要求。

UPP 模塊的軟件設計主要包括初始化程序和中斷程序兩部分。初始化針對系統需求配置接收通道，其配置代碼需按照下列步驟完成：

(1) 使能引腳的UPP 復用功能，包括數據引腳和控制引腳；

(2) 配置數據寬度、格式、速率等；

(3) 使能UPP 中斷和外設功能；

(4) 分配數據存儲空間；

(5) 配置DMA 通道描述符；

(6) 清除相應的標志位，開啟接收等待狀態。

UPP 中斷可以定義為多種方式，I 路和Q 路的行中斷、窗中斷，以及溢出、出錯中斷等，上述中斷處理均放在同一個函數，通過uPP_DMA_CHI、uPP_DMA_CHQ 獲取確切的中斷類型然后做相應處理。本系統設計中將UPP 設定為窗中斷，當接收數據量達到一個窗的設定值時觸發產生窗中斷。窗中斷參數配置示意圖如圖5 所示，圖中Line 表示行信息。

為了實現數據的連續采集處理，DSP 端在DDR2 中開辟乒乓緩存，通過DMA 方式緩存來自UPP 的數據并分批進行處理，緩存方式如圖6 所示。

2.2.3 數據處理

圖5 窗中斷參數配置Fig.5 Parameter configuration for window interruption

圖6 高速通道數據乒乓緩存Fig.6 Ping-Pang buffer of high speed data

DSP 控制單元選用C6748 芯片，其最高主頻為456 MHz ， 運 算 能 力 可 達 到 3 648 MHz 和2 746 MFLOPS(Million Floating-point Operations per Second，即每秒百萬個浮點操作)，具有并行總線UPP，可與FPGA 之間實現高速數據傳輸，具有DDR2、10/100 MHz 以太網、MMC/SD、UART、SPI、I2C 等豐富的外設，且該芯片工作于300 MHz時的典型功耗僅為480 mW，非常適合低功耗設計。

本系統設計中，DSP 端上電復位后，等待MSP430 中斷，完成參數配置和模式選擇操作，然后等待UPP 中斷完成數據傳輸，再在設定模式下完成數據搬移、復相關運算、流速解算、傳感器數據解析以及結果數據的存儲或上傳等操作。

本系統實現了自容式和走航式軟件的一體化設計。當系統配置為走航式時，數據解算模塊可以根據配置情況完成測流、測底等功能，并將處理結果實時上傳至上位機中。配置為自容式時，系統根據設定時序完成一個TE(Time per Envelope)周期的測流工作，并將結果存儲在SD 卡中。DSP 端的處理流程如圖7 所示。

3 試驗結果及分析

本系統已經成功應用在SLC300-1 型ADCP 設備中。為了對系統的性能進行驗證，在某湖上進行了對地測速精度的考核試驗。

圖7 DSP 數據處理流程圖Fig.7 Flow chart of DSP data processing

在對地測速精度考核試驗中，試驗船分別以預定的4 kn 和8 kn(實際航行速度以DGPS 為準)的測速點航行，每個航速下航行時間不小于1 h，試驗過程中同步錄取ADCP 的底跟蹤數據、羅經航向數據和DGPS 數據進行比對分析。

圖8～9 為兩個速度點下的考核航次數據比對結果，表3 所列的數值為數據處理后得到的數據質量分析結果。

表3 中，DGPS 速度為外置GPS 的合成速度，試驗中以該速度作為流速比對標準；ADCP 速度為試驗設備的合成速度；相關系數r 用來表征ADCP速度與DGPS 速度的相關性，該系數越接近1 說明設備的測速性能越優；置信概率用來表征有效樣本數據占總樣本數的百分比，其中有效樣本數據的統計依據海洋行業標準HY/T 102-2007《聲學多普勒流速剖面儀檢測方法》[6]中的數據處理方式進行；檢測數據組數是指參與比對處理的樣本總數，一般情況下取10～20 個原始流速數據做平均得到一個比對樣本，試驗要求樣本總數不少于100 組。

圖8 對地測速性能比對測量圖(航速約4 kn)Fig.8 Comparisons of velocity measurement charts in bottom mode (Speed is about 4 kn)

圖9 對地測速性能比對測量圖(航速約8 kn)Fig.9 Comparisons of velocity measurement charts in bottom mode (Speed is about 8 kn)

由表3 的底跟蹤對地測速精度檢驗試驗記錄表可知，兩個受檢速度點下的測速性能考核均滿足技術指標(≤0.5%V，其中V 為滑動平均速度)規定的要求。

表3 測速精度檢驗試驗記錄表Table 3 Test record table for velocity accuracy inspection

SLC300-1 型ADCP 的試驗結果表明，采用高頻寬帶編碼技術的多普勒測速精度優于0.5% V，且由于寬帶編碼系統相對于傳統的窄帶系統可以獲得更優的測速零偏，系統的測速穩定性得到了技術保障。

4 結 論

本文介紹了一種基于FPGA+DSP+MSP430 架構平臺的高頻寬帶ADCP信號處理系統的設計和實現過程，采用數字解調方式提高了系統測速精度，并成功應用于SLC300-1 型ADCP 設備中。經試驗驗證，系統測速精度高，性能穩定可靠。此外，系統還實現了多頻段自容式和走航式的一體化設計，通用性強，有助于縮短新產品開發周期，降低開發成本，對于其他高頻海洋設備的研制也具有一定的參考價值。