新型低功耗金屬氧化物TFT集成行驅(qū)動(dòng)電路

林奕圳， 胡宇峰， 周 雷， 吳為敬*， 鄒建華， 徐 苗， 王 磊， 彭俊彪

(1. 華南理工大學(xué) 發(fā)光材料與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室， 廣東 廣州 510640；2. 華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州 510640； 3. 廣州新視界光電科技有限公司， 廣東 廣州 510730)

1 引 言

近年來，金屬氧化物薄膜晶體管(MO TFTS)由于具有良好的均勻性、高遷移率和與a-Si TFT良好的工藝兼容性等優(yōu)點(diǎn)[1-8]，具有廣泛的應(yīng)用范圍，例如，顯示像素電路及行驅(qū)動(dòng)電路、柔性集成電路和傳感應(yīng)用。采用TFT技術(shù)集成行驅(qū)動(dòng)電路可節(jié)省芯片成本，是實(shí)現(xiàn)窄邊框顯示的關(guān)鍵技術(shù)[9-11]，目前已有一些基于金屬氧化物TFT的行驅(qū)動(dòng)電路學(xué)術(shù)論文發(fā)表。金屬氧化物TFT行驅(qū)動(dòng)電路一般關(guān)注以下幾個(gè)方面性能：速度[12-13]，功耗[14-15]，可靠性[16-19]。高速設(shè)計(jì)主要面向高分辨率顯示的應(yīng)用需求，低功耗性能主要滿足便攜應(yīng)用的需求，可靠性主要考慮長(zhǎng)時(shí)間工作或極端工作條件下的穩(wěn)定性問題。由于動(dòng)態(tài)功耗占整個(gè)功耗的大部分，目前主要有行驅(qū)動(dòng)電路的低功耗設(shè)計(jì)：(1)減少時(shí)鐘個(gè)數(shù)，比如輸出模塊采用DC-DC設(shè)計(jì)；(2)減小連接到時(shí)鐘信號(hào)的TFT尺寸。另外，MO TFT與a-Si TFT或LTPS TFT相比，在零Vgs情況下的相當(dāng)大的漏電流。所以，金屬氧化物TFT行驅(qū)動(dòng)電路通常采用兩個(gè)負(fù)電源來解決由金屬氧化物TFT的耗盡模式引起的電流泄漏問題[12-17,19]。然而，雙負(fù)電壓源設(shè)計(jì)將導(dǎo)致與外圍電路匹配困難，在系統(tǒng)集成上會(huì)存在兼容性的問題，而且更大的電源電壓峰值會(huì)導(dǎo)致更高的功耗。

本文提出了一種新型耦合電路結(jié)構(gòu)，基于該耦合電路結(jié)構(gòu)只采用一個(gè)負(fù)電源就可以防止氧化物TFT耗盡模式引起的電流泄露問題，并由此設(shè)計(jì)新型氧化物TFT行驅(qū)動(dòng)電路拓?fù)洌⑦M(jìn)行了實(shí)驗(yàn)驗(yàn)證。

2 金屬氧化物薄膜晶體管工藝

本文介紹的行驅(qū)動(dòng)電路是使用刻蝕阻擋型In-Zn-O薄膜晶體管(IZO TFT)來集成的，IZO TFT的制作工藝如下。首先，在玻璃基板上形成一層200 nm厚的鉬(Mo)作為柵電極；然后，采用等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)工藝制備200 nm厚的SiO2層作為柵絕緣層。使用射頻(RF)磁控濺射在SiO2層上沉積30 nm的有源層。 IZO半導(dǎo)體層在溫度為350 ℃的O2氣氛下預(yù)退火30 min；然后，制備用于保護(hù)有源層的刻蝕阻擋層(ESL)，并使用干法刻蝕進(jìn)行圖案化。使用DC濺射沉積鉬作為源(S)/漏(D)電極。最后，制作一層厚度為300 nm的SiO2鈍化層以保護(hù)TFT器件。圖1為IZO-TFT的轉(zhuǎn)移特性曲線(W/L=20 μm/10 μm)。從器件的特性曲線可以提取器件的參數(shù)，場(chǎng)效應(yīng)遷移率、亞閾值擺幅和閾值電壓的提取值分別為33.8 cm2/(V·s)、211.7 mV/decade和0.0 V。

圖1 溝道寬長(zhǎng)W/L=20 μm/10 μm的IZO TFT轉(zhuǎn)移曲線

Fig.1 Transfer characteristic of IZO-TFT withW/L=20 μm/10 μm

3 電路拓?fù)渑c工作原理

3.1 行驅(qū)動(dòng)電路拓?fù)?/h3>

圖2為所提出的行驅(qū)動(dòng)電路的原理圖，由輸入模塊、AC-AC輸出模塊和新型耦合電路模塊組成。輸入模塊由M1和M2組成，用于接收前一級(jí)的輸出信號(hào)。 M3、M4、M7、M8和C1構(gòu)成AC-AC輸出模塊，其中M3和C1構(gòu)成耦合自舉結(jié)構(gòu)，可保證在驅(qū)動(dòng)階段完全打開M3和M4。此外，提出了一種由M5、M9和C2組成的新型耦合電路模塊，以在驅(qū)動(dòng)階段期間將節(jié)點(diǎn)Qb的電壓拉低到低于Vss的電壓，可保證能徹底關(guān)斷M7和M8，從而實(shí)現(xiàn)整個(gè)行驅(qū)動(dòng)電路只采用一個(gè)負(fù)電源信號(hào)。

圖2 本文提出的行驅(qū)動(dòng)電路原理圖

Fig.2 Circuit schematic of the proposed gate driver circuit

3.2 行驅(qū)動(dòng)電路驅(qū)動(dòng)時(shí)序及模塊連接關(guān)系

圖3示出了所提出的行驅(qū)動(dòng)電路的工作時(shí)序圖，包括3個(gè)工作階段，分別是充電階段(階段1)、驅(qū)動(dòng)階段(階段2)和復(fù)位階段(階段3)。

圖3 行驅(qū)動(dòng)電路時(shí)序

在階段1中，當(dāng)時(shí)鐘信號(hào)CLK1為高電平時(shí)，M1和M2導(dǎo)通。因此，通過Vin將節(jié)點(diǎn)Q電壓(VQ)充電到高電平。此外，C2通過CLK1充電至高電平，并且Qb電壓(VQb)通過M9放電至低電平Vss。同時(shí)，CLK2為低電平，COUT、GOUT節(jié)點(diǎn)電壓保持為低電平。

在階段2中，CLK1變?yōu)榈碗娖剑珻LK2變?yōu)楦唠娖剑珻OUT和GOUT節(jié)點(diǎn)電壓由M3和M4充電到高電平，VQ由C1進(jìn)一步自舉至比Vdd更高的電平。因此，M3和M4被徹底地打開，COUT和GOUT電壓可以快速充電到Vdd。同時(shí)，當(dāng)CLK1變?yōu)榈碗娖綍r(shí)，M9被關(guān)斷，CLK3也為低電平，M5被關(guān)斷。VQb通過電容C2耦合至低于Vss電平，則M7、M8被完全關(guān)斷，沒有泄露電流。通過新型耦合電路結(jié)構(gòu)，盡管我們僅施加一個(gè)負(fù)電壓電源Vss，但VQb足夠低,可在該階段完全關(guān)閉M7和M8，COUT和GOUT可以達(dá)到全擺幅。

在階段3中，CLK3變?yōu)楦唠娖揭詫?dǎo)通晶體管M5，使得VQb充電至高電平以導(dǎo)通M6、M7和M8。隨后，節(jié)點(diǎn)Q、COUT和GOUT的電壓被放電到低電壓Vss。此時(shí)，電路返回初始狀態(tài)并等待下一次輸出。在空閑時(shí)間，節(jié)點(diǎn)Qb的電壓波動(dòng)雖然增加了動(dòng)態(tài)功耗，但不影響行驅(qū)動(dòng)的正常工作。

圖4為描述行驅(qū)動(dòng)電路各級(jí)之間的連接關(guān)系的模塊圖。行驅(qū)動(dòng)電路使用3個(gè)時(shí)鐘信號(hào)CLK1、CLK2和CLK3，它們都具有相同的占空比1/3。若時(shí)鐘的脈沖寬度保持不變而周期加倍，使相鄰時(shí)鐘高電平信號(hào)的時(shí)間間隔等于脈沖寬度，在輸出階段,節(jié)點(diǎn)Q、Qb的電壓需要保持的時(shí)間加倍，只要能夠滿足上拉晶體管徹底打開和下拉晶體管徹底關(guān)斷的條件，就可以將行驅(qū)動(dòng)電路的驅(qū)動(dòng)方式從單邊驅(qū)動(dòng)轉(zhuǎn)換為雙邊驅(qū)動(dòng)，這有效地降低了高分辨率顯示器的設(shè)計(jì)難度[19]。

圖4 行驅(qū)動(dòng)電路模塊圖

4 結(jié)果與討論

4.1 SmartSpice仿真

圖5為使用SmartSpice軟件仿真的節(jié)點(diǎn)Q、Qb、COUT和GOUT電壓的瞬態(tài)波形。在驅(qū)動(dòng)階段(階段2)開始，由于電容C2的耦合效應(yīng)，VQb被拉低至遠(yuǎn)低于Vss的電平。同時(shí)，節(jié)點(diǎn)Q的電壓通過電容C1耦合至遠(yuǎn)高于Vdd的電平，這允許輸出COUT和GOUT節(jié)點(diǎn)電壓快速充電到Vdd。在驅(qū)動(dòng)階段，節(jié)點(diǎn)Qb會(huì)通過M5、M9充電，可以通過減小M5、M9的寬長(zhǎng)比減緩充電速度，從波形圖可以觀察到在階段2結(jié)束時(shí)，VQb還可以保持為-6.503 5 V，低于Vss，因此可以徹底關(guān)斷下拉晶體管M7和M8，COUT和GOUT實(shí)現(xiàn)全擺幅輸出。圖6為第1、第2、第5、第6和第100級(jí)(脈沖寬度為10 μs)的輸出波形，其負(fù)載為RL=3 kΩ，CL=30 pF。與第一級(jí)相比，第100級(jí)的輸出波形沒有明顯失真，可以判斷各級(jí)行驅(qū)動(dòng)電路工作正常。因此，所提出的行驅(qū)動(dòng)電路可適用于60 Hz的刷新頻率的1 980×1 080分辨率的顯示器。

圖5 行驅(qū)動(dòng)電路節(jié)點(diǎn)Q、Qb、COUT和GOUT仿真波形。

圖6 行驅(qū)動(dòng)各級(jí)仿真輸出波形

4.2 實(shí)驗(yàn)及測(cè)試結(jié)果

我們成功地在玻璃基板上制作了行驅(qū)動(dòng)電路以驗(yàn)證其實(shí)際功能，其設(shè)計(jì)規(guī)格如表1所示。這里，M4和M8的W/L設(shè)計(jì)得比其他晶體管更大，以保證充分的驅(qū)動(dòng)能力，M5和M9的W/L設(shè)計(jì)得比較小，以保證VQb維持在較負(fù)電平。

圖7為一級(jí)行驅(qū)動(dòng)電路的光學(xué)顯微照片，包括信號(hào)線在內(nèi)的單級(jí)行驅(qū)動(dòng)電路大小為831 μm×325 μm。為了增強(qiáng)大面積金屬薄膜在玻璃上的附著力，我們?cè)诿總€(gè)電容的布局上放置了一系列20 μm×10 μm的過孔。

圖8為行驅(qū)動(dòng)電路的測(cè)試實(shí)物圖。FPGA(Field-programmable gate array,現(xiàn)場(chǎng)可編程門陣列)生成與行驅(qū)動(dòng)時(shí)序相對(duì)應(yīng)的時(shí)鐘信號(hào)，其電平為[0 V -3.3 V] 通過電平移位器轉(zhuǎn)換為[-6 V -10 V]。然后，將來自電平移位器的時(shí)鐘信號(hào)和電源信號(hào)連接到信號(hào)轉(zhuǎn)接板一端，另一端則通過軟帶連接到待測(cè)試的行驅(qū)動(dòng)電路。最后，使用示波器檢測(cè)行驅(qū)動(dòng)電路的輸出波形。

圖9為所提出的行驅(qū)動(dòng)電路在33.3 kHz的時(shí)鐘頻率下的測(cè)量輸出波形，其中電阻負(fù)載RL=3 kΩ，電容負(fù)載CL=30 pF。圖9(a)為初始信號(hào)(黃色曲線)和第一級(jí)輸出(綠色曲線)的波形對(duì)比，而圖9(b)表示第一級(jí)(綠色曲線)和第三級(jí)(黃色曲線)輸出波形對(duì)比。可以看到，輸出波形的脈沖寬度為10 μs。第一級(jí)的輸出電壓擺幅為[-6.0 V，10.1 V]，而第三級(jí)的輸出電壓擺幅為[-6.0 V，10.0 V]，可以認(rèn)為所提出的行驅(qū)動(dòng)電路能夠?qū)崿F(xiàn)全擺幅輸出，證明通過采用新型耦合電路結(jié)構(gòu)，所設(shè)計(jì)的行驅(qū)動(dòng)電路在單個(gè)負(fù)電源的情況下也可以很好地工作。在33.3 kHz的時(shí)鐘頻率下，單級(jí)行驅(qū)動(dòng)電路的功耗為160 μW。

表1 行驅(qū)動(dòng)電路設(shè)計(jì)參數(shù)

圖7 行驅(qū)動(dòng)電路光學(xué)顯微圖

Fig.7 Optical micrograph of the proposed gate driver circuit

圖8 電路測(cè)試實(shí)物圖

行驅(qū)動(dòng)電路的功耗組成包括靜態(tài)功耗PS和動(dòng)態(tài)功耗PD。靜態(tài)功耗是指行驅(qū)動(dòng)電路中狀態(tài)穩(wěn)定時(shí)流經(jīng)晶體管電流產(chǎn)生的功耗，其值一般較小。而由時(shí)鐘信號(hào)的容性負(fù)載引起的動(dòng)態(tài)功耗是電路整個(gè)功耗的主要部分[14]，其計(jì)算公式為:

(1)

其中，PD為動(dòng)態(tài)功耗，C為電容，f為時(shí)鐘頻率，V為時(shí)鐘電壓范圍。由公式(1)可知，V直接影響到動(dòng)態(tài)功耗，采用雙負(fù)電源結(jié)構(gòu)的行驅(qū)動(dòng)電路時(shí)鐘電壓范圍較采用單個(gè)負(fù)電源結(jié)構(gòu)的行驅(qū)動(dòng)電路時(shí)鐘電壓范圍大，因此本文提出的新型行驅(qū)動(dòng)電路能夠節(jié)省動(dòng)態(tài)功耗。為了公平地比較與其他文獻(xiàn)中行驅(qū)動(dòng)電路的動(dòng)態(tài)功耗[17,19]，可以計(jì)算連接到時(shí)鐘信號(hào)的等效寄生電容。從表2中可以看出，與文獻(xiàn)[17]和文獻(xiàn)[19]相比，本文的等效寄生電容是一個(gè)相對(duì)較小的值。值得注意的是，本文提出的電路的輸出模塊中采用AC-AC方式，時(shí)鐘直接連接到上拉晶體管的漏極，且為了保證驅(qū)動(dòng)能力，上拉晶體管會(huì)設(shè)置得比較大，其寄生電容也會(huì)導(dǎo)致較大的動(dòng)態(tài)功耗。DC-DC型輸出模塊的上拉晶體管的漏極是直接連接到電源Vdd而不是連接到時(shí)鐘CLK ，因此相比于AC-AC輸出方式會(huì)消耗更少的動(dòng)態(tài)功耗[15]，若將本文中行驅(qū)動(dòng)輸出方式設(shè)計(jì)為DC-DC方式，則行驅(qū)動(dòng)電路的功耗可能會(huì)進(jìn)一步下降。

圖9 (a)觸發(fā)信號(hào)和第1級(jí)輸出波形；(b)第1級(jí)和第3級(jí)輸出波形。

Fig.9 (a)Trigger signal and output signal from 1st stage circuit. (b)Output signal from 1st stage circuit and 3rd stage circuit.

表2 功耗對(duì)比

5 結(jié) 論

本文提出了一種使用金屬氧化物TFT集成的行驅(qū)動(dòng)電路，其中采用新型耦合電路結(jié)構(gòu)可使行驅(qū)動(dòng)電路在單負(fù)電源的情況下工作。行驅(qū)動(dòng)電路是在玻璃基板上使用刻蝕阻擋層(ESL)結(jié)構(gòu)的IZO TFT集成制備。行驅(qū)動(dòng)電路可以在33.3 kHz時(shí)鐘頻率、電阻負(fù)載RL=3 kΩ、容性負(fù)載CL=30 pF的測(cè)試環(huán)境下成功實(shí)現(xiàn)全擺幅輸出。此外，行驅(qū)動(dòng)電路的每級(jí)功耗僅為160 μW。