采用先進融合技術的IC Compiler II為瞻博網絡帶來最優設計

賈蘭

新思科技近日宣布采用先進融合技術的創新型IC Compiler II布局布線解決方案已在瞻博網絡（Juniper Networks）部署，為瞻博實現了更好的功耗和面積優化。此外，在IC Compiler II布局布線解決方案內執行時，工程變更指令（ECO）周轉時間可縮短40 %以上。新思科技Fusion Design Platform的關鍵組成部分IC Compiler II和先進融合技術通過執行過程中的金牌signoff精確度實現獨特的優化能力，從而帶來更好的質量結果。采用先進的融合技術的設計大大提高了功耗、時序和電源網格signoff引擎之間的相關性，同時盡量減少設計收斂所需的ECO迭代次數。

瞻博網絡正在拓展對采用先進融合技術的IC Compiler II的使用，為其由數十億個晶體管組成的新一代7納米網絡系統級芯片（SoC）設計提供所需的額外功耗和可靠性。為了節約6 %的面積和14 %的功耗，瞻博網絡部署了數項IC Compiler II技術，如多位寄存器、低功耗布局、時鐘數據同步優化（CCD）和基于網格的時鐘樹綜合等。瞻博網絡部署的具體的先進融合（Advanced Fusion）技術包括使設計面積縮小了多達3 %，而且不影響時序的邏輯重構，以及提高可靠性的電源網格增強功能（PGA）。在7納米流片設計的局部使用了PGA，動態壓降改善了22.5 %。瞻博還評估了在有挑戰性的設計模塊上使用ECOFusion的情況，得出結果的速度提高了43 %，同時還節省了2 %的功耗。

瞻博網絡ASIC負責人Narayan Subramaniam表示：“芯片是瞻博所有高性能網絡產品的核心，這些產品的耗電量往往超過100瓦，因此我們的主要目標是顯著降低設計功耗。基于最新IC Compiler II和先進融合技術的部署，幫助我們實現了最佳PPA，降低了面積和功耗，且不影響7納米流片的時序。此外，“開箱即用”清除signoff時序違例是我們的又一個主要目標，因此期望ECO Fusion有助于進一步縮短得到結果的時間，同時帶來更多結果質量的改進。”

大約一年前發布的先進融合技術最近得到了提升，包含了更多的優化功能，如為實現最優功耗、性能和面積（PPA）而進行的邏輯重構、IR電壓降驅動的布局和優化、基于窮舉路徑分析（PBA）的PrimeTime時延計算以及signoff精度的ECO。在IC Compiler II環境內使用，先進融合技術帶來了無與倫比的結果質量和設計收斂。

新思科技芯片設計事業部高級營銷總監Sanjay Bali說：“采用先進融合技術的IC Compiler II提供了最好的PPA，同時證明了ECO迭代和周轉時間可以減少40 %。瞻博網絡是提供先進網絡解決方案方面的領導者，他們對采用先進融合技術的IC Compiler II的部署是以更低成本提供對環境更有利的低功耗芯片的關鍵。”