基于多相分解技術的高速并行FIR濾波器設計

許自陽

摘要：在寬帶信號采樣的情況下，基帶部分需要進行高速數據處理，此時單通道數據處理很難滿足時序要求。而并行數據處理會占用大量的FPGA資源，這就需要對并行算法進行優化。在不同的場景下輸出數據速率要求不同，這就要求進行數據速率變換。本文討論了如何對并行FIR濾波器進行優化設計，同時也論述了如何利用多相分解技術進行數據速率變換，結果說明優化后的算法能大幅減少FPGA資源的消耗，并能適應多速率數據變換的應用場景。

Abstract： In the case of wideband signal sampling， the baseband requires high-speed data processing， however， the parallel design will occupy a large amount of FPGA resources， which requires optimization of parallel algorithms. in different application scenarios， the output data rate requirements are different. This requires data rate conversion while parallel processing. This paper discusses how to optimize the parallel FIR filter， and also discusses how to use the polyphase decomposition technique for data rate conversion. The result shows that the optimized algorithm can greatly reduce the consumption of FPGA resources and can adapt to the multi-rate application.

關鍵詞：并行FIR濾波器;多相分解;多速率變換

Key words： parallel FIR filter;polyphase decomposition;multi-rate transform

中圖分類號：TN713? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文獻標識碼：A? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文章編號：1006-4311（2019）21-0197-04

0? 引言

在雷達和通信領域中，高速數據采集對于寬帶信號處理極為關鍵，并行FIR濾波器設計是高速數據處理必不可少的元素。在多數文章中，多相分解技術僅用于進行整數倍抽取的討論。本文結合實際需求，進一步論述了如何利用多相分解技術進行速率變換，如何進行并行FIR濾波器設計和優化。

1? M倍抽取的多相分解結構

則M倍抽取的多相分解結構如圖1所示，需要注意的是X（n-1）先于X（n）到來：

如果是單路輸入系統，則輸入部分，可以看作一個數據分發器。由于該結構進行M倍抽取，即經過M個時鐘周期，系統完成一次輸入，一次輸出。若輸入數據速率為K，可知，輸出數據速率為K/M，這就是眾所周知的多相分解抽取技術。可以通過該技術可以將基帶處理時鐘頻率降為原來的1/M，這便意味著基帶處理時鐘周期變為原來的M倍，這對于提高系統時序性能至關重要。

在輸入數據速率比較高的情況下，單路輸入很難滿足時序要求，所以多數情況下采用M路并行輸入系統，只要去掉圖1中數據分發器，便可得到M路并行輸入系統框圖，該系統每個時鐘周期完成M個樣本點輸入，一個樣本點輸出。如果數據速率為K，輸出數據速率則為K/M。則該系統在降低時鐘周期的同時，輸入數據總線上的速率也同時降低。

2? 數據速率變換

從上面論述中我們可知，圖1所示結構是對輸入進行M倍抽取，輸出依次為y（n）、y（n+M），y（n+2M）…。但多數情況下要求輸出頻率是輸入速率的K/M倍（K=1，2，…M），此時需要恢復y（n）到y（n+M）之間的樣本輸出，我們可以進行如下討論：

若用公式（2）到公式（5）來表示圖1中每個分支的系統函數，則可以將圖1所示結構簡化為圖2所示結構。

由線性移不變性質可知：

由公式（7）可以看出，如果想要得到系統輸出y（n+L），則系統輸入端應為x（n-k+L）而x（n-k+L）可由x（n-k）延遲L個時鐘周期得到，從而可以得到輸出為y（n+L）的系統結構圖3。

按照速率變換要求，輸出數據速率是輸入速率的K/M倍（K=1，2，…M），則系統在有M路輸入的情況下，需要有K路輸出，此時輸出速率：

若記圖3所示結構系統函數為H（Z），為了得到公式（8）所示數據速率，系統框圖需要拓展為：

對于M路并行輸入系統，假如輸入數據速率為：Ratain，輸出速率為Rataout則系統處理需要圖3所示結構數量：

對于基帶處理（每路數據對應一組I，Q數據）而言，系統處理需要圖3所示結構數量為：

基于模塊復用的理念，我們希望每個模塊結構要保持一致，即各個子系統系數長度要保持一致，記為R，則系數總長度L為：

此時共需要乘法器個數為：

需要加法器個數為：

乘法器資源消耗是評判一個算法是否優化的重要指標，在高速采樣中，按照圖3結構進行處理，由公式（10）可知乘法器數量規模還是比較大，而圖3所示結構并沒有利用系數對稱的性質，如果利用系數對稱性，可以進一步減少乘法器數量。

3? 并行FIR濾波器設計和優化

由公式（2）到公式（5），以及圖1可知，對h（n）分成M組，便可以得到每個子系統的系統函數，其中j代表第幾個分支系統：

實際應用時，n不可能取到無窮大，只需取到特定長度，設n=0，1，2…R-1則公式（12）修改為：

從而得到各個子系統系數列表1。

表1中FIR系數通常按照帶寬、采樣率、濾波器類型等特定需求設定。通過MATLAB中FDATOOL 軟件可以方便的完成設計，并獲取系數。在此不再贅述。

通常通道個數M常取：

因而我們只討論M為偶數的情況（M為奇數時情況類似）。如果用n1表示系數位于表中第幾行，用j1表示系數位于表中第幾列則有：

FIR在滿足因果的條件下，系數是對稱的，由公式（9），公式（14），可知系數應滿足偶數的偶對稱。

此時有：

從而可以將高位系數替換，得到系數列表2。

從表2中可以看到每個子系統的系數仍然不滿足對稱性質，但將第j列系數加上第M-1-j列系數后，每個子系統第n行系數和R-1-n行系數則變對稱，從而我們可以構造如下對稱系數列表3。

第1個子系統系數對應第1列系數，第2個子系統對應第2列，依次類推。由表3可知每個子系統中系數第n行系數和第R-1-n行系數相等，即滿足對稱性要求，我們已知圖3所示系統滿足線性移不變特性，通過簡單的運算便可以得到各個子系統的輸出結果。對圖3構造修改后的結構如圖5所示。

和圖3同條件下，圖5所示系統需要乘法器個數為：

需要加法器個數為：

對比公式（10），公式（15）可知改造后的系統乘法器個數減少為原來的1/2，對比公式（11），公式（16）可知加法器增多了■*M*4L個，FPGA乘法器資源相對于加法器資源要緊張些，由上述討論可知，優化后的算法能大幅減少系統對乘法器要求。

4? 結束語

本文詳細闡述了在工程領域中，并行FIR的設計理念及其優化方法。在雷達信號處理，圖像信號處理等需要高速信號的領域中，本文討論的并行FIR設計能大幅降低系統對FPGA的時序和資源的要求，本文的論述在各個工程領域中，對高速并行FIR的設計有很大的參考價值。

參考文獻：

[1]杜勇.數字濾波器的MATLAB與FPGA實現[M].北京：電子工業出版社，2017-09-01.

[2]John G.Proakis，Dimitris G.Manolakis .Digital Signal Processing，Fourth Edition. [M]北京：電子工業出版社2014-08-01.

[3]陶然，張慧云，王越.多抽樣率數字信號處理理論及應用[M]北京：清華大學出版社.