基于遺傳算法的兩級DC/DC系統(tǒng)的效率優(yōu)化

吳 媛，錢欽松，孫偉鋒

（東南大學(xué)國家ASIC中心-PIC研發(fā)部，江蘇 南京 210096）

0 引 言

近年來，電動汽車作為改善能源危機和解決環(huán)境問題的新策略，被廣泛研究和應(yīng)用。由于鋰電池組成動力電池組產(chǎn)生的輸出電壓范圍寬[1]，所以車載DC/DC變換器需要適應(yīng)足夠?qū)挼妮斎腚妷悍秶！＜傻腂uck-boost LLC兩級DC/DC電源是可以實現(xiàn)寬范圍電壓輸入，并且可以在高頻下實現(xiàn)軟開關(guān)ZVS的電路拓?fù)浣Y(jié)構(gòu)[2]。但是集成的Buck-boost LLC兩級DC/DC電源在輕載時效率不夠高，導(dǎo)致其應(yīng)用場景不廣泛。

由于效率的提高可以大大節(jié)約能源，所以高頻高功率電源的效率是非常重要的考慮因素。關(guān)于提高高頻DC/DC電源效率的研究非常多，文獻(xiàn)[3]分析了雙有源橋的模態(tài)和電壓電流波形，通過數(shù)值計算的方法得到DAB（Dual Active Bridge）拓?fù)浣Y(jié)構(gòu)的損耗模型，通過得到的損耗模型控制電壓轉(zhuǎn)換比和相移占空比，增強軟硬件的適配性，提高整體效率。本文適用的拓?fù)浣Y(jié)構(gòu)簡單，對于復(fù)雜的拓?fù)浜茈y建立單一的方程。文獻(xiàn)[4]對半橋LLC變換器的損耗進(jìn)行了深入地?fù)p耗模型建立。雖然半橋LLC變換器損耗模型在重載時接近仿真結(jié)果，但是在輕載時仍不理想。造成該情況的主要原因是LLC變換器包含的變壓器損耗受其結(jié)構(gòu)、繞線及布局等影響。此外，混合控制的方法為提高整體效率提出了可靠方案。2016年，Geddam Sunder Nelson提出了一種FM和PWM混合控制LLC的方法，通過輕載時實現(xiàn)原邊開關(guān)管ZVS的開通和副邊開關(guān)管ZCS的關(guān)斷來提高輕載效率[5]。切換控制模式是一種可提高效率的方法，但是不同的拓?fù)浣Y(jié)構(gòu)需要的混合控制策略不同，且控制模式轉(zhuǎn)換可能帶來不穩(wěn)定性。

近年來，遺傳算法（Genetic Algorithm，GA）作為一種比較成熟的自適應(yīng)優(yōu)化算法，開始被應(yīng)用于功率電子電路[6-7]。該算法的主要優(yōu)勢是可以通過迭代自適應(yīng)的優(yōu)勝劣汰尋找最優(yōu)的個體而無需了解其內(nèi)部的復(fù)雜關(guān)系，可以產(chǎn)生端到端的溝通。本文提出了一種結(jié)合遺傳算法和PID的控制方法，可以改善已有方法輕載效率偏低的問題。該方法通過PID的PWM控制和GA優(yōu)化聯(lián)合控制，并通過調(diào)整變換器的相移差和死區(qū)時間參數(shù)進(jìn)一步提高整體效率，尤其是輕載效率，顯著減輕了高功率電路損耗。

1 介 紹

1.1 兩級變換器的基本原理

本文以集成的Buck-boost-LLC為例，實現(xiàn)所提出的聯(lián)合控制方法，并驗證效果。圖1為集成的Buckboost-LLC兩級電路圖及其主要波形。分析波形圖發(fā)現(xiàn)，S3管、S4管之間的死區(qū)時間Deadtime_S34主要決定了S3管、S4管能否實現(xiàn)ZVS（零電壓開通），S1管的相移Phase_S1影響了S1、S2能否實現(xiàn)ZVS（零電壓開通）。因此，需要優(yōu)化該參數(shù)，從而提升系統(tǒng)效率。

圖1 BuckBoost-LLC級聯(lián)變換器

該變換器的直流增益為[2]：

由式（2）可知，此兩級變換器工作在fr頻率時，其直流增益Mdc與Duty_S1和S3管、S4管之間的死區(qū)時間Deadtime_S34有關(guān)，所以改變其中任意一個值都會導(dǎo)致直流增益改變，也會改變工作點。為實現(xiàn)通過優(yōu)化Deadtime_S34優(yōu)化效率，需要保證直流工作點不發(fā)生改變。為保證在某一固定工作點下優(yōu)化變換器效率，引入了PID和GA聯(lián)合控制的策略。

1.2 PID+GA聯(lián)合控制原理圖

圖2為控制電路的原理示意圖。

圖2 PID+GA聯(lián)合控制原理圖

由圖2可知，功率系統(tǒng)為兩級的Buck-boost-LLC電路；控制電路為數(shù)字控制，包含PID控制和GA算法的聯(lián)合控制；采樣輸出電壓電流和輸入電壓電流Vo、Io、Vin及Iin，控制系統(tǒng)通過PID接受Vo的變化，并和Vref（參考電壓）對比，決定是否調(diào)整電路的S1管占空比Duty_S1使輸出穩(wěn)定；輸出穩(wěn)定后，GA改變S1管相移Phase_S1和后級死區(qū)時間Deadtime_S34，采樣穩(wěn)定的效率值，不斷優(yōu)化效率，得到某一狀態(tài)下最優(yōu)的效率所需要的控制參數(shù)。

2 具體控制方法介紹

2.1 控制流程

圖3為GA+PID聯(lián)合控制優(yōu)化效率的流程圖。

由圖3可知，GA環(huán)路中需要與PID進(jìn)行適當(dāng)切換，以得到準(zhǔn)確的工作狀態(tài)和效率結(jié)果，其中有三處兩控制環(huán)路切換。（1）系統(tǒng)不穩(wěn)定時或者狀態(tài)切換（啟動、負(fù)載改變及輸入電壓改變）導(dǎo)致輸出變化時，要先通過PID調(diào)節(jié)Duty_S1使輸出電壓達(dá)到穩(wěn)定，輸出電壓穩(wěn)定后，才開始啟動GA來優(yōu)化某一（負(fù)載和輸入電壓不變）直流工作點下的效率。（2）由GA程序得到控制參數(shù)且賦值給系統(tǒng)后，由于控制參數(shù)的改變會影響輸出電壓變化，系統(tǒng)需要響應(yīng)時間使輸出穩(wěn)定。此時需要PID調(diào)節(jié)，待輸出穩(wěn)定后，采樣測得效率efficiency，即為（3）的切換。這種在執(zhí)行算法中需要與系統(tǒng)多次交互的方式也是以往研究中沒有的。

遺傳算法的選擇、交叉及變異操作是常規(guī)遺傳算法必須包含的過程，但是基本遺傳算法通常存在不容易全局收斂的問題[8]。本文的GA加入了精英選擇（elitism selection），其主要思想是保留本一代中適應(yīng)度函數(shù)最大的個體，替換掉下一代中適應(yīng)度最差的個體，可在進(jìn)化過程中，始終保留出現(xiàn)的最優(yōu)個體，防止最優(yōu)個體在交叉變異中丟失，從而無法全局收斂。

圖3 PID+GA的聯(lián)合控制流程圖

初始化時的參數(shù)包含：最大迭代次數(shù)maxgen，種群數(shù)目sizepop，交叉概率pcross及變異概率pmutation。優(yōu)化兩個概率的范圍，包括初代種群數(shù)目。其中，sizepop通常選 取20，pcross為 0.8～ 0.95，pmutation通常為0.2以下。其中個體以一個二維數(shù)組形式chrom[sizepop][lenchrom]展現(xiàn)，數(shù)組的行數(shù)為個體數(shù)，列數(shù)代表了一個個體所包含的信息長度即染色體長度lenchrom。如果對應(yīng)的兩級電路可以改變兩個及以上參數(shù)，那么lenchrom可以為2或更多。

2.2 優(yōu)化的范圍和GA適應(yīng)度函數(shù)選取

優(yōu)化的Phase_S1和Deadtime_S34的范圍需要根據(jù)ZVS條件進(jìn)行粗略選取[9]。后級LLC主要影響ZVS的參數(shù)為Deadtime_S34和開關(guān)頻率fs，可固定兩級變換器的工作頻率fs：

則只需考慮Deadtime_S34，需要足夠的死區(qū)時間將B點寄生電容的電荷放電充分：

其中，Cpri_oss是管S3和管S4上的寄生電容，Qmag是S3、S4實現(xiàn)ZVS所需要泄放的電荷量，Vout是中間電壓，即前級的輸出電壓，后級的輸入電壓。此外，死區(qū)時間不能過大，否則將導(dǎo)致反向充電使ZVS失效，通常選取比最小值大10%～20%。

Phase_S1需要至少大于S1管可以實現(xiàn)軟開關(guān)的時間Δt1（Period為開關(guān)頻率的周期）：

其中，Coss是管S1和管S2的寄生電容。

適應(yīng)度函數(shù)的選取對于一處算法的收斂效果有重要影響[10]，已知效率是輸出電壓電流的乘積除以輸入電壓電流的乘積：

仿真平臺上，采樣頻率設(shè)置為系統(tǒng)頻率的103倍，在一個周期內(nèi)有約1 000個電壓電流的采樣值，設(shè)采樣值分別為Vo_sense，Io_sense，Vin_sense及Iin_sense。為了取平均，可以采用離散積分的方法，即對一個周期內(nèi)的采樣值進(jìn)行求和：

系統(tǒng)效率的測定需要在系統(tǒng)穩(wěn)定的情況下，即PID調(diào)節(jié)后。

由于效率值存在很接近的情況，所以適應(yīng)度函數(shù)fitness可以適當(dāng)?shù)馗淖儯岳_差距，設(shè)置為：

其中，g為當(dāng)前迭代次數(shù)。該設(shè)計有利于適應(yīng)度函數(shù)進(jìn)行更有效的優(yōu)勝劣汰。

3 仿真結(jié)果

本文在MATLAB的simulink中搭建了兩級Buckboost-LLC電路結(jié)構(gòu)，通過s-function實現(xiàn)PID和GA的聯(lián)合控制，系統(tǒng)的工作頻率fs=fr=1 MHz，Vin為425 V，Vref即Vo為24 V，滿載時功率為1 440 W。其中，fr為后級LLC的諧振頻率。分別仿真測試了負(fù)載為25%、50%、75%及100%時，通過GA優(yōu)化一個控制參數(shù)和25%負(fù)載時優(yōu)化兩個控制參數(shù)的效率變化關(guān)系。圖4為搭建的仿真平臺，不可忽略的寄生效應(yīng)（寄生電阻、電容及二極管等）在平臺中均有考慮，保證了仿真的真實性。

圖5是在25%負(fù)載時GA對效率優(yōu)化的過程圖，分別顯示了每一代中最小的效率值和最大的效率值。由圖5可知，GA逐漸收斂到一個最優(yōu)值，其最優(yōu)效率達(dá)到93%以上，大大改善了以往方法中輕載時效率低的問題。

PID作用后，可調(diào)控的相移范圍內(nèi)，任何負(fù)載下都體現(xiàn)了GA控制的有效性。輕載時，GA可優(yōu)化效果更為顯著。圖6對比了不同負(fù)載程度下GA優(yōu)化的結(jié)果。

圖4 MATLAB-Simulink中搭建的仿真控制電路

GA優(yōu)化后，輕載下效率也可以達(dá)到90%以上，大大提高了輕載時效率。負(fù)載75%時，可優(yōu)化空間最小。圖6中分別顯示了不同負(fù)載下最優(yōu)效率對應(yīng)的最優(yōu)Phase_S1的控制值，從輕載到重載分別為467 ns、422 ns、451 ns及395 ns。負(fù)載50%得到最高效率的相移值422 ns應(yīng)用于其他三種負(fù)載，得到的效率分別是90.14%、94.5%及94.6%。因此，GA自適應(yīng)的優(yōu)化使平均效率至少提升了1.25%。對于高功率的電路，節(jié)約的能源非常可觀。

圖5 25%載下GA+PID優(yōu)化效率的過程

圖6 仿真負(fù)載為25%、50%、75%及100%的效率優(yōu)化結(jié)果

此外，圖7展示了負(fù)載25%的情況下進(jìn)一步優(yōu)化兩個參數(shù)的部分迭代結(jié)果，并與優(yōu)化一個參數(shù)的結(jié)果進(jìn)行了對比。優(yōu)化Phase_S1時，控制Deadtime_S34不變，為20 ns；優(yōu)化兩個參數(shù)時，Deadtime_S34的范圍擴展至20～60 ns。

圖7 負(fù)載25%下GA優(yōu)化一個參數(shù)和兩個參數(shù)的結(jié)果對比

由圖7可知，經(jīng)過一定迭代次數(shù)，優(yōu)化兩個參數(shù)的最優(yōu)效率已經(jīng)高于優(yōu)化一個參數(shù)的最優(yōu)效率；優(yōu)化兩個參數(shù)和一個參數(shù)對應(yīng)的最高效率分別為93.96%和93.54%，最佳個體分別是[467 ns，20 ns]、[457 ns，37 ns]。增加一個參數(shù)的優(yōu)化至少可以進(jìn)一步優(yōu)化0.5%，但其收斂速度慢于優(yōu)化一個參數(shù)的情況。本文受限于仿真內(nèi)存未比較完全收斂后的最佳效率。圖8是仿真PID控制的Duty_S1和GA控制的Deadtime_S34的仿真時序圖。

圖8中，GA每改變一次Deadtime_S34，都會進(jìn)入PID調(diào)整Duty_S1。該控制方式使優(yōu)化過程始終保證工作在同一直流工作點，也保證了效率測量的準(zhǔn)確性。

4 結(jié) 論

本文對425 V/24 V，1 440 W，1 MHz的集成Buckboost-LLC兩級DC/DC變換器提出了PID+GA聯(lián)合控制的方法，實現(xiàn)了輕載時效率的顯著提升（3%以上），平均效率提升1.5%以上。為復(fù)雜電路的效率優(yōu)化提供了新的可能性。

圖8 Simulink中GA+PID聯(lián)合控制仿真圖