雙通道5 GS/s高速數(shù)據(jù)采集卡設(shè)計

劉 鳴，孫秀男，梁 昊

(1.中國科學技術(shù)大學 核探測與核電子學國家重點實驗室，安徽 合肥 230026；2.中國科學技術(shù)大學 近代物理系，安徽 合肥 230026)

0 引言

雷達、聲吶、核探測器等儀器輸出的高頻信號頻率有時可以接近GHz，對于這些信號的采集需要更高的采樣率和精確度，因此GS/s高速數(shù)據(jù)采集系統(tǒng)是近年來數(shù)據(jù)采集領(lǐng)域的研究主流[1-4]。目前GS/s高速ADC一般都是采用時間交替并行采樣結(jié)構(gòu)(Time Interleaved ADC,TIADC)，而大部分的GS/s高速數(shù)據(jù)采集系統(tǒng)是采用單片GS/s高速ADC，雖然能夠讓單片ADC工作在多通道模式從而可以采集多通道的模擬輸入信號，但是這樣會降低ADC的采樣率從而不能滿足高頻信號采樣的要求。

本文針對雙通道高頻信號輸入的場景，提出一種雙通道5 GS/s采樣的高速數(shù)據(jù)采集卡的實現(xiàn)方案。采集卡使用兩片型號為EV10AQ190的10位、5 GS/s 高速ADC，利用FPGA夾層卡(FPGA Mezzanine Card，F(xiàn)MC)設(shè)計成子母板結(jié)構(gòu)，通過兩片Xilinx公司的Vertex-6 FPGA來負責子母板的邏輯控制，母板利用DDR3進行數(shù)據(jù)存儲并通過千兆以太網(wǎng)的方式傳至上位機進行數(shù)據(jù)處理。通過性能測試，采集卡在雙通道5 GS/s模式下采樣100 MHz的正弦波，兩片ADC的有效位都能達到8.0以上，能夠滿足GHz信號對高采樣率和高精確度的要求。

1 采集卡總體設(shè)計結(jié)構(gòu)

雙通道5 GS/s高速數(shù)據(jù)采集卡總體結(jié)構(gòu)如圖1所示。采集卡采用擴展性極強的FMC連接器將數(shù)據(jù)采集子板和數(shù)據(jù)處理母板分離，方便今后對采集子板的升級或替換。子板接收通道1、2的模擬輸入，通過信號調(diào)理模塊對每個通道的信號進行調(diào)理，ADC1和ADC2接收兩路調(diào)理信號并轉(zhuǎn)換為實時的高速數(shù)字信號。FPGA1接收兩片ADC輸出的數(shù)字信號，并利用片內(nèi)BRAM資源進行緩存。當FPGA1采集到目標大小的數(shù)據(jù)后，將BRAM中緩存的數(shù)據(jù)通過FMC連接器傳輸給母板，并在FPGA2控制下將數(shù)據(jù)存入DDR3中，最后通過千兆以太網(wǎng)將數(shù)據(jù)包上傳至PC，從而完成數(shù)據(jù)的采集傳輸、接收緩存、存儲上傳的流程。整個流程中上位機通過對FPGA2的控制，間接地控制FPGA1，進而控制采集的開始與結(jié)束。

圖1 采集卡總體結(jié)構(gòu)圖

2 采集卡子板硬件設(shè)計

采集卡子板的電路結(jié)構(gòu)如圖2所示，主要包括模擬信號調(diào)理模塊、時鐘產(chǎn)生與扇出模塊、高速ADC采樣模塊、FPGA邏輯控制模塊、電源模塊等。另外考慮設(shè)計冗余性，還預留了外部的采樣時鐘、電源以及觸發(fā)輸入模塊。

圖2 子板電路結(jié)構(gòu)圖

2.1 模擬信號調(diào)理

信號調(diào)理是模擬信號采集不可或缺的前端部分，其結(jié)構(gòu)如圖3所示，主要包括幅度衰減電路、濾波電路以及單端轉(zhuǎn)差分電路等。

圖3 信號調(diào)理結(jié)構(gòu)圖

幅度衰減電路將輸入模擬信號的幅度進行衰減，以滿足ADC采樣信號的電壓范圍。經(jīng)過幅度衰減電路后的兩路信號都通過低通濾波器，目的是濾除極高頻率的噪聲信號，采用無反射低通濾波器XLF-861+，其3 dB帶寬為0～1 150 MHz，能夠很好地滿足設(shè)計要求。由于ADC的信號輸入是LVDS輸入，因此還需要對濾波后的信號進行單端轉(zhuǎn)差分處理，選用巴倫型高速射頻變壓器ETC1-1-13，其3 dB 帶寬為4.5～3 000 MHz。

2.2 高速ADC采樣

兩片EV10AQ190組成的ADC采樣模塊是數(shù)據(jù)采集子板的采樣核心部分。EV10AQ190是一款10位、5 GS/s采樣率、3.2 GHz輸入帶寬的多通道高速ADC。它基于TIADC結(jié)構(gòu)，內(nèi)置4個ADC核，四通道模式采樣率為1.25 GS/s，單通道模式采樣率5 GS/s[5]。本采集卡的兩片ADC的采樣模式如圖4所示。ADC工作在單通道模式，即四ADC核交錯采樣率為5 GS/s。 ADC內(nèi)部的多相時鐘產(chǎn)生電路將時鐘模塊產(chǎn)生的2.5 GHz的時鐘信號做二分頻處理，然后分為四路相位差間隔為90°的1.25 GHz的時鐘作為四個ADC子核的采樣時鐘，進行時間交替并行采樣，從而實現(xiàn)單片ADC單通道5 GS/s的采樣率。經(jīng)過信號調(diào)理模塊后的兩路模擬差分信號分別進入ADC1的AAI、AAIN模擬輸入通道和ADC2的DAI、DAIN模擬輸入通道，兩片ADC在兩路扇出的時鐘信號的驅(qū)動下，對這兩通道的輸入信號進行采集，從而實現(xiàn)雙通道5 GS/s的信號采集。

圖4 采集卡雙通道ADC采樣示意圖

2.3 低抖動高速采樣時鐘設(shè)計

采樣時鐘的信號質(zhì)量是影響采樣性能最為關(guān)鍵的因素之一。衡量時鐘信號質(zhì)量的指標主要是孔徑抖動，過大的孔徑抖動會導致錯誤地觸發(fā)采樣，從而降低ADC采樣數(shù)據(jù)的信噪比[6-7]。只考慮ADC的量化誤差，信噪比SNR與時鐘抖動tj的關(guān)系可以表示為[8]：

(1)

式中n是ADC的轉(zhuǎn)換位數(shù)，f是輸入模擬信號頻率。

由式(1)可知，在輸入信號頻率和孔徑抖動tj確定的情況下，系統(tǒng)信噪比會隨ADC轉(zhuǎn)換位數(shù)n的增加而升高，因此可以采用高分辨率ADC來提高采樣系統(tǒng)的信噪比。而當ADC轉(zhuǎn)換位數(shù)n確定時，在采樣低頻信號時，系統(tǒng)對時鐘抖動的要求不高，但是當采樣高頻信號時，系統(tǒng)的信噪比將主要取決于總的時鐘抖動。為滿足高速數(shù)據(jù)采集對高質(zhì)量低抖動時鐘的要求，基準時鐘源和時鐘發(fā)生器的輸出時鐘抖動都要盡可能地低。本采集卡的時鐘方案如圖5所示。采用時鐘抖動為40 fs的超低噪聲壓控振蕩器CVHD-950-50作為基準時鐘源，通過時鐘抖動為97 fs的高性能時鐘發(fā)生器HMC1035產(chǎn)生2.5 GHz的高速時鐘，然后經(jīng)過低噪聲時鐘扇出緩沖器HMC6832將時鐘扇出為兩路，作為兩片ADC的采樣時鐘。

圖5 低抖動高速采樣時鐘方案框圖

3 采集卡FPGA邏輯設(shè)計

3.1 數(shù)據(jù)采集子板FPGA邏輯設(shè)計

子板FPGA作為數(shù)據(jù)采集子板的控制核心，其內(nèi)部邏輯主要包括ADC高速數(shù)據(jù)接收、數(shù)據(jù)整合與讀寫控制、數(shù)據(jù)緩存BRAM、時鐘發(fā)生器的SPI配置、兩片ADC的SPI配置等模塊。子板FPGA的整體邏輯框圖如圖6所示。

當兩片ADC工作在5 GS/s模式時，ADC內(nèi)部四個ADC核(A、B、C和D)交錯采樣，兩片ADC共輸出80對差分數(shù)字信號以及8對隨路時鐘信號。FPGA內(nèi)部邏輯首先要做的就是準確無誤地接收ADC的高速數(shù)字信號。ADC數(shù)據(jù)輸出為DDR模式，因此隨路時鐘速率是數(shù)據(jù)速率的一半只有625 MHz，但FPGA內(nèi)部的普通邏輯資源仍是難以處理，需要采用串并轉(zhuǎn)換單元將數(shù)據(jù)速率降低下來。

ISERDES是Xilinx公司FPGA內(nèi)嵌的高速串并轉(zhuǎn)換器，其IP核內(nèi)部包含的IODELAY模塊提供了一種基于源同步的高速數(shù)據(jù)接收技術(shù)，能針對高速數(shù)據(jù)在傳輸路徑上造成的延時進行調(diào)整，使源同步時鐘與數(shù)據(jù)滿足時序關(guān)系。IODELAY有64級可調(diào)延時，步長精度最高可達78 ps[9]。采用8個6倍轉(zhuǎn)換率的ISERDES接收兩片ADC的輸出數(shù)據(jù)，將80 bit位寬的數(shù)據(jù)轉(zhuǎn)換為480 bit位寬的數(shù)據(jù)，這樣輸出的數(shù)據(jù)速率變?yōu)?08.33 MHz，然后經(jīng)過8個異步FIFO進行跨時鐘域處理，將數(shù)據(jù)的驅(qū)動時鐘從隨路的局域時鐘變?yōu)镻LL模塊產(chǎn)生的250 MHz的全局時鐘，方便后續(xù)的數(shù)據(jù)處理。

圖6 數(shù)據(jù)采集子板FPGA邏輯框圖(x=A,B,C or D)

由于ADC的四個核交錯采樣，又經(jīng)過6倍的串并轉(zhuǎn)換，因此480 bit數(shù)據(jù)的順序是錯亂的，需要重新排序，另外考慮母板DDR3數(shù)據(jù)輸入寬度為256 bit，需要做數(shù)據(jù)位寬的匹配，因此加入32 bit的無效0數(shù)據(jù)，使總的數(shù)據(jù)位寬變?yōu)?12 bit。數(shù)據(jù)整合的具體方法如圖7所示。

圖7 數(shù)據(jù)整合示意圖

以ADC1為例，假設(shè)N為ADC1當前采樣周期的第一個采樣點。4個ADC核的采樣方式是按照圖中的順序交錯進行的。每個ISERDES接收ADC核的6個采樣周期的數(shù)據(jù)，串并轉(zhuǎn)換后將第一個采樣數(shù)據(jù)放在低位，最后一個采樣數(shù)據(jù)放在高位。數(shù)據(jù)整合邏輯將ADC核輸出的交錯數(shù)據(jù)按照采樣順序進行重新排序，并且將第一個采樣數(shù)據(jù)放在高位，最后一個采樣數(shù)據(jù)放在低位，從而可以符合后續(xù)FIFO與BRAM的讀寫時序。重新排序過程中，在最高位插入8 bit的無效0數(shù)據(jù)，然后隔12個數(shù)據(jù)后再插入8 bit的0數(shù)據(jù)。這樣ADC1的24個并行采樣數(shù)據(jù)從原來的240 bit經(jīng)過整合變?yōu)?56 bit。

整合后的兩片ADC的512 bit數(shù)據(jù)輸入到BRAM進行緩存，考慮到子板通過FMC接口到母板的數(shù)據(jù)接口為32位，需要將數(shù)據(jù)位寬降下來，而FIFO不能直接進行512位到32位的轉(zhuǎn)換，因此先要利用異步BRAM將512位降至256位。由于數(shù)據(jù)流向是單向的，采用簡單雙端口BRAM，其容量設(shè)為1 MB。當BRAM存滿后停止數(shù)據(jù)的接收，開始從BRAM讀出，經(jīng)過一個FIFO將數(shù)據(jù)位寬降至32位然后通過FMC傳輸至母板。

3.2 數(shù)據(jù)處理母板FPGA邏輯設(shè)計

母板FPGA作為數(shù)據(jù)處理母板的控制核心，其內(nèi)部邏輯主要包括數(shù)據(jù)接收、DDR3接口控制、千兆以太網(wǎng)接口控制、上位機接口控制等模塊。母板FPGA的整體邏輯框圖如圖8所示。

圖8 數(shù)據(jù)處理母板FPGA邏輯框圖

上位機接口控制模塊是FPGA邏輯的控制中樞，它接收上位機命令信息進行解析，并結(jié)合各個FIFO的空滿狀態(tài)、DDR3的空滿狀態(tài)來控制整個數(shù)據(jù)傳輸流程。

數(shù)據(jù)接收模塊仍采用源同步的方法，同時接收子板發(fā)送過來的數(shù)據(jù)與隨路時鐘。其中接收的時鐘信號利用BUFR(區(qū)域時鐘緩沖器)使其可以驅(qū)動其區(qū)域內(nèi)的所有的IO和內(nèi)部邏輯，數(shù)據(jù)信號則利用一個寫FIFO實現(xiàn)緩存、位寬匹配、時鐘域轉(zhuǎn)換等功能。DDR3接口控制模塊和千兆以太網(wǎng)接口控制模塊利用了Xilinx公司提供的IP核。在上位機接口控制模塊的控制下，數(shù)據(jù)經(jīng)過前置寫FIFO緩存后通過DDR3 IP核存入內(nèi)存條，當DDR3存滿后再讀出，經(jīng)過后置FIFO中緩存后進入到MAC層IP核，最后利用物理層芯片88E1111將數(shù)據(jù)上傳至上位機[10]。

4 采集卡性能測試

4.1 ADC靜態(tài)性能測試

ADC的靜態(tài)性能指標描述ADC的內(nèi)在特性，關(guān)注于ADC在穩(wěn)定輸入的情況下數(shù)字輸出與對應模擬輸入之間的關(guān)系。其中微分非線性(Differential Nonlinearity,DNL)和積分非線性(Integral Nonlinearity,INL)衡量了ADC的線性精度。利用碼密度直方圖法可以計算DNL、INL，當ADC1、ADC2都工作在5 GS/s 模式，測試結(jié)果如圖9、表1所示。可以看出ADC1、ADC2的DNL和INL在輸出的數(shù)字碼范圍內(nèi)分布良好，且DNL在±0.5 LSB以內(nèi)，INL在±1 LSB以內(nèi)。

ADC模式DNL(LSB)INL(LSB)MINMAXMINMAXADC1-ABCD-0.410.30-0.800.78ADC2-ABCD-0.500.42-0.950.98

4.2 ADC動態(tài)性能測試

ADC的動態(tài)性能指標是衡量ADC在交流條件下采集轉(zhuǎn)換交變信號的能力，主要包括信噪比(SNR)、信納比(SINAD)、無雜散動態(tài)范圍(SFDR)、有效位(ENOB)等。采用FFT快速傅里葉變換可以實現(xiàn)信號從時域到頻域的變換，再利用其頻譜圖就能夠方便地提取到ADC的相關(guān)動態(tài)性能參數(shù)。

雙通道采樣模式下，兩片ADC都工作在5 GS/s模式，采用100 MHz正弦波雙通道輸入，先對輸入波形進行重現(xiàn)，如圖10所示。然后做FFT得到對應頻譜圖，如圖11所示，可見重現(xiàn)波形穩(wěn)定平滑無毛刺，頻譜圖中信號頻率分布良好，諧波較低噪聲較小。利用頻譜圖量化計算，可以得到兩片ADC的動態(tài)性能參數(shù)，如表2所示，可見ADC1、ADC2的單核1.25 GS/s及四核5 GS/s有效位都能達到8.0以上，其SINAD、SNR、SFDR也都較高。

圖10 輸入100 MHz正弦波采樣重現(xiàn)波形圖

圖11 輸入100 MHz正弦波FFT頻譜圖

表2 ADC動態(tài)參數(shù)測量表

5 結(jié)論

本采集卡利用兩片10位5 GS/s的高速ADC，實現(xiàn)了對雙通道高速數(shù)據(jù)的采集傳輸、接收緩存、存儲上傳的功能。采集卡在雙通道5 GS/s模式下，兩片ADC的靜態(tài)性能與動態(tài)性能良好，有效位達到8.0以上，滿足對雙通道高頻信號采集的設(shè)計要求。另外由于本采集卡采用擴展性極強的FMC子母板的方式，數(shù)據(jù)采集子板能方便地根據(jù)需求進行升級，如更多通道采樣或多片ADC交錯采樣提升整體采樣率等方案，有待進一步的研究實現(xiàn)。