基于FPGA的環(huán)形計(jì)數(shù)器設(shè)計(jì)

段品凡 郭昭利 王彥博 張哲 曾健 于海霞

摘要：設(shè)計(jì)一個(gè)能自啟動(dòng)的模8右移扭環(huán)形計(jì)數(shù)器和模4右移環(huán)形計(jì)數(shù)器，以Verilog語(yǔ)言進(jìn)行程序編寫(xiě)，并設(shè)以FPGA應(yīng)用設(shè)計(jì)為基礎(chǔ)，使用Quartus Ⅱ進(jìn)行仿真。

關(guān)鍵詞：FPGA；Verilog；Quartus Ⅱ。

中圖分類(lèi)號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1009-3044（2019）09-0217-02

在信息化時(shí)代的今天，無(wú)論是工廠的生產(chǎn)，還是日常生活，自動(dòng)化的程度越來(lái)越高，在許多場(chǎng)合，人，已不再是必須主角，而代替人類(lèi)完成諸多工作的是高度自動(dòng)化的設(shè)備，而其中關(guān)鍵的一環(huán)便是計(jì)數(shù)器。

1 原理

1.1 FPGA簡(jiǎn)介

以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip-flop）或者其他更加完整的記憶塊。

1.2 計(jì)數(shù)模塊簡(jiǎn)介

此模塊為本次設(shè)計(jì)的主模塊，由兩個(gè)小模塊IC181模塊（模8右移扭環(huán)形計(jì)數(shù)器模塊）和IC182模塊（模4右移環(huán)形計(jì)數(shù)器模塊）組成，完成本設(shè)計(jì)的計(jì)數(shù)功能。其中，扭環(huán)形計(jì)數(shù)器又稱(chēng)約翰遜計(jì)數(shù)器，它具有電路結(jié)構(gòu)簡(jiǎn)單，工作速度快且循環(huán)碼等優(yōu)點(diǎn)，因而應(yīng)用較廣。

2 總體設(shè)計(jì)

2.1 總體框圖

2.2 總體流程圖

3 具體設(shè)計(jì)

（1）分別設(shè)計(jì)模8右移扭環(huán)形計(jì)數(shù)器和模4右移環(huán)形計(jì)數(shù)器。

（2）將兩個(gè)計(jì)數(shù)器結(jié)合起來(lái)，形成可控的扭環(huán)形計(jì)數(shù)器和環(huán)形計(jì)數(shù)器。

（3）加入控制開(kāi)關(guān)S，當(dāng)S合上即高電平時(shí)，模8右移扭環(huán)形計(jì)數(shù)器工作，S斷開(kāi)，即低電平時(shí)，模4右移環(huán)形計(jì)數(shù)器工作。

（4）信號(hào)說(shuō)明

輸入信號(hào)：時(shí)鐘信號(hào)CLK，模式轉(zhuǎn)換信號(hào)S。

輸出信號(hào)：環(huán)形計(jì)數(shù)器與扭環(huán)形計(jì)數(shù)器輸出信號(hào)D1【3..0】

（5）計(jì)數(shù)器電路設(shè)計(jì)圖，見(jiàn)圖3

4 仿真

使用Quartus Ⅱ進(jìn)行仿真，仿真圖見(jiàn)圖4.

5 驗(yàn)證

將程序下載至開(kāi)發(fā)板，本次檢測(cè)使用模8計(jì)數(shù)驗(yàn)證，將控制開(kāi)關(guān)置1，紅色流水燈依次點(diǎn)亮，隨后依次熄滅。，代表完成一次有效循環(huán)，即計(jì)數(shù)一次。見(jiàn)圖5.1-5.8

6 總結(jié)

本次設(shè)計(jì)將兩個(gè)不同的自啟計(jì)數(shù)器結(jié)合在一起進(jìn)行使用，提升了使用上的可變性，能夠完成多種不同場(chǎng)合的需求，在電路的設(shè)計(jì)過(guò)程中曾遇到些許難題，諸如連接線選擇錯(cuò)誤導(dǎo)致電路錯(cuò)誤等，但最后在指導(dǎo)教師王穎女士的幫助下，皆一一解決，同時(shí)，本實(shí)驗(yàn)也是針對(duì)可編程邏輯器件FPGA及Verilog語(yǔ)言學(xué)習(xí)的一次驗(yàn)收性實(shí)驗(yàn)，經(jīng)過(guò)對(duì)本實(shí)驗(yàn)的設(shè)計(jì)，對(duì)FPGA查缺補(bǔ)漏，強(qiáng)化了對(duì)FPGA設(shè)計(jì)的技巧。

參考文獻(xiàn)：

[1] 鄒道勝，朱如琪，陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M].2版.北京：科學(xué)出版社，2010.

【通聯(lián)編輯：唐一東】