應(yīng)用于便攜式ECG的低耗能高精度帶隙基準(zhǔn)電路設(shè)計

董晨 段權(quán)珍 范藝暉 丁月民 黃勝明

關(guān)鍵詞： 帶隙基準(zhǔn)電路; 亞閾值區(qū)域; CMOS; 高階溫度曲線補償; 超低功耗; 心電監(jiān)測

中圖分類號： TN710?34 ? ? ? ? ? ? ? ? ? ? ? 文獻(xiàn)標(biāo)識碼： A ? ? ? ? ? ? ? ? ? ? ? ? 文章編號： 1004?373X（2019）02?0026?04

Design of low?power consumption and high?precision bandgap reference circuit applicable for portable ECG monitoring device

DONG Chen1， DUAN Quanzhen2， FAN Yihui2， DING Yuemin1， HUANG Shengming2

（1. Tianjin Key Laboratory of Intelligent Computing and Novel Software Technology， School of Computer Science and Engineering， Tianjin University of Technology， Tianjin 300384， China; 2. School of Electric and Electronic Engineering， Tianjin University of Technology， Tianjin 300384， China）

Abstract： A low?power consumption and high?precision bandgap reference circuit applicable for the ECG monitoring chip is designed to meet the low?power consumption application requirement of the portable ECG monitoring device. The ultra?low?power consumption is achieved for the circuit by adopting the CMOS transistor working in the sub?threshold region. The high?order temperature curve compensation technique is adopted to improve the accuracy of the reference voltage output by the circuit. The standard CMOS 180 nm process design is adopted for the circuit. The simulation results show that the output reference voltage is 1.16 V and the temperature coefficient is about 3.3 ppm/°C in the temperature range of ?40～100 °C， and the power consumption of the circuit is 6.2 μW at the power supply voltage of 1.3 V.

Keywords： bandgap reference circuit; sub?threshold region; CMOS; high?order temperature curve compensation; ultra?low?power consumption; ECG monitoring

0 ?引 ?言

近年來，心電（ECG）監(jiān)測技術(shù)成為全球范圍的研究熱點。便攜式心電監(jiān)測設(shè)備相較于傳統(tǒng)設(shè)備而言，可以在不影響人們?nèi)粘Ｉ畹那疤嵯拢瑢崿F(xiàn)對心電信號的實時全方位監(jiān)測，對臨床醫(yī)療診斷以及人工智能研究具有重要的意義，也是未來的必然發(fā)展趨勢[1?2]。由于受限于便攜式設(shè)備體積的嚴(yán)格要求，便攜式心電信號監(jiān)測設(shè)備中電池的有限容量特性限制了其供電能力。低功耗心電信號監(jiān)測芯片作為便攜式心電信號監(jiān)測設(shè)備的核心，其特性嚴(yán)重影響并制約著心電信號監(jiān)測設(shè)備的性能。帶隙基準(zhǔn)電路[3?7]作為芯片中模擬信號處理電路以及模/數(shù)轉(zhuǎn)換器（ADC）的基準(zhǔn)源，其輸出基準(zhǔn)電壓精度從根本上決定著心電監(jiān)測芯片的性能，如圖1所示。

為滿足便攜心電監(jiān)測設(shè)備中低功耗的應(yīng)用要求，本文設(shè)計了應(yīng)用于一款便攜式“心電監(jiān)測”芯片的低功耗且高精準(zhǔn)度的帶隙基準(zhǔn)電壓電路。通過采用工作于亞閾值區(qū)域晶體管實現(xiàn)了高階溫度曲線補償，該技術(shù)有效地提高了基準(zhǔn)電路的精度。同時本文設(shè)計所采用的MOS晶體管均工作于亞閾值區(qū)域，從而在確保輸出基準(zhǔn)電壓精度的同時有效降低了電路功耗，實現(xiàn)了適宜于便攜式心電監(jiān)測芯片的帶隙基準(zhǔn)電壓電路。

1 ?傳統(tǒng)帶隙基準(zhǔn)電壓電路

圖2為傳統(tǒng)的一階溫度補償帶隙基準(zhǔn)電路，由BJT管（Q1～Q3）、鏡像MOS管（M1～M3）、運算放大器和若干電阻構(gòu)成。運算放大器使[VP]和[VN]為“虛地點”，因此R1上的電流可表示為：

[IR1=VBE1-VBE2R1=VTlnNR1]

式中：[VT=kT/q]為熱電壓;k為波爾茲曼常數(shù);q為一個電子的電量。鏡像MOS管使M3擁有與M1和M2相等的電流，則輸出基準(zhǔn)電壓VREF可表示為[4，7]：

[VREF=VBE3+R2R1lnNVT=VBE3+MVT] （1）

式中：[M=（R2R1）ln N]是一個與溫度無關(guān)的常量;[MVT]為正溫度系數(shù)的電壓變化量。帶隙基準(zhǔn)電壓電路的基本原理是利用正溫度系數(shù)的變化電壓與負(fù)溫度系數(shù)的變化電壓加權(quán)求和得到，如圖2所示。實現(xiàn)了在全溫度范圍內(nèi)接近于零溫度系數(shù)的輸出基準(zhǔn)電壓[7]。

[VBE（T）=VG0（Tr）-TTr[VG0（Tr）-VBE（Tr）] - ? ? ? ? ? ? ? ? ?（η-ξ）VTlnTTr] ?（2）

式中：[VG0（Tr）]是在參考溫度[Tr]時的帶隙電壓;[ξ]是集電極電流的溫度階數(shù);[η]是與工藝有關(guān)的常數(shù)。[TTr[VG0-VBE（Tr）]]為一階溫度分量;[（η-ξ）VTln（TTr）]為高階溫度分量。可見，[VBE（T）]中一階溫度分量為負(fù)溫度系數(shù)電壓變化量，通過恰當(dāng)選取[MVT]可將其抵消。如圖2a）所示，此過程為傳統(tǒng)帶隙基準(zhǔn)電壓電路的基本原理，由于[VBE（T）]中高階溫度分量沒有得到補償，傳統(tǒng)的帶隙基準(zhǔn)電壓電路精度較低。而且其運算放大器以及工作于飽和區(qū)的MOS晶體管使傳統(tǒng)的帶隙基準(zhǔn)電壓電路功耗較高。為滿足心電監(jiān)測芯片的低功耗和高性能需求，本文設(shè)計了高階溫度曲線補償?shù)某凸膸痘鶞?zhǔn)電壓電路。

2 ?本文設(shè)計的高階溫度曲線補償?shù)膸痘鶞?zhǔn)電壓電路?

圖3為本文設(shè)計的高階溫度補償?shù)膸痘鶞?zhǔn)電路，其由帶隙基準(zhǔn)核心電路、運算放大器電路以及啟動電路構(gòu)成。運算放大器采用二階結(jié)構(gòu)取得了較高的DC增益，使其輸入兩端[Vp]和[Vn]為“虛地”，即[Vp=Vn]，二階運算放大器采用密勒補償技術(shù)保證了電路的穩(wěn)定性[4]。PM5～PM8采用相等的柵寬和柵長，且相互鏡像，因此晶體管PM5～PM8有近似相等的漏電流可表示為：

[ID，PM5～PM8=VBE1-VBE2R1+ID，NM7] ?（3）

式中[ID，NM7]為晶體管NM7的漏電流。為提高鏡像電路的精度，本設(shè)計中鏡像晶體管采用了較大的柵長尺寸[4]。為減小功耗，本設(shè)計選擇[R1]為80 kΩ，并通過適當(dāng)選擇PM5～PM8的柵寬從而確保它們工作在亞閾值狀態(tài)，PM5～PM8的漏電流可表示為[4]：

[ID，PM5～PM8=ID0·expqVGSξVT， VGS≈VTH，VGS

式中：[ξ]是由工藝決定的參數(shù);[VT=kTq];[q]為一個電子的電量。NM7的偏置電壓[VGS=Vm=ID，PM7?R3]，適當(dāng)選擇[R3]可使得NM7工作于亞閾值區(qū)域。因此，NM7的漏電流隨著溫度呈指數(shù)變化，且可用式（4）表示。并且通過選擇合適的柵寬和柵長可使NM7的漏電流遠(yuǎn)遠(yuǎn)小于PM5～PM8的漏電流。圖3中輸出基準(zhǔn)電壓[Vref]可表示為：

[Vref=VBE3+ΔVBER1+ID，NM7R2 ? ? ?=VBE3+VTln nR1R2+ID，NM7R2 ? ? =VBE3+VTln nR1R2+ID0eqVGS7VTR2 ? ?=VG0（Tr）+-[VG0（Tr）-VBE（Tr）]TTr+VTln nR1R2+ ? ? ? -（η-ξ）VTln（TTr）+ID0eqVGS7VTR2] （5）

[VBE（T）]中的一階分量可通過恰當(dāng)選擇[R1]和[R2]的比值得到完全補償，其原理為傳統(tǒng)一階帶隙基準(zhǔn)電壓電路基本原理。工作于亞閾值區(qū)域的NM7產(chǎn)生的漏電流對[VBE（T）]中的高階分量進(jìn)行補償，實現(xiàn)了高精度的帶隙基準(zhǔn)電壓電路。

本設(shè)計為降低功耗，運算放大器偏置電流為100 nA，并通過對運放中所采用的MOS管柵寬和柵長調(diào)整，使它們?nèi)抗ぷ髟趤嗛撝祬^(qū)域。仿真結(jié)果顯示運放DC增益為96 dB，且相位裕度為60.5°，在高增益下確保了帶隙基準(zhǔn)電路的穩(wěn)定性。為避免帶隙基準(zhǔn)電路進(jìn)入死區(qū)，即放大器的偏置電路進(jìn)入簡并態(tài)系統(tǒng)會無法正常工作。本設(shè)計加入了啟動電路，如圖3所示。

3 ?仿真結(jié)果

該設(shè)計采用標(biāo)準(zhǔn)180 nm CMOS工藝模型，使用Cadence仿真工具進(jìn)行驗證。電源電壓為1.3 V，一階帶隙基準(zhǔn)電路，在-40～100 ℃范圍內(nèi)，輸出基準(zhǔn)電壓大約為1.16 V，溫漂系數(shù)為10.6 ppm/℃， 如圖4a）所示。本文設(shè)計通過采用高階曲率補償技術(shù)取得了高階溫度曲線補償，極大地提高了輸出基準(zhǔn)電壓的精度，如圖4b）所示。在-40～100 ℃的溫度范圍內(nèi)，輸出基準(zhǔn)電壓約為1.16 V，溫漂系數(shù)為3.3 ppm/℃。為提高版圖中電阻的匹配度，本設(shè)計中電阻均采用多個單位電阻串并聯(lián)的方式實現(xiàn)[4]。在版圖設(shè)計本電路對敏感電路，如運算放大器的差分對輸入晶體管以及鏡像晶體管采用了共心形的版圖技術(shù)[4]。電路性能比較如表1所示。

4 ?結(jié) ?語?

本文介紹了一種適用于便攜式心電信號監(jiān)測芯片的低功耗且高精準(zhǔn)的帶隙基準(zhǔn)電壓電路。仿真結(jié)果顯示，通過采用高階溫度曲線補償，在溫度范圍-40～100 ℃，溫漂系數(shù)為3.3 ppm/℃。在1.3 V的電源電壓下，輸出穩(wěn)定的基準(zhǔn)電壓為1.16 V，功耗為6.18 μW。

注：本文通訊作者為段權(quán)珍。

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