一種基于gm/ID參數(shù)的運(yùn)算放大器設(shè)計(jì)方法

韓志敏 張滿紅

摘要：介紹一種基于gm/ID參數(shù)的模擬集成電路設(shè)計(jì)優(yōu)化方法，通過(guò)建立gm/ID參數(shù)與柵源電壓和標(biāo)準(zhǔn)化電流查找表，能夠快速確定器件參數(shù)，簡(jiǎn)化計(jì)算，縮短設(shè)計(jì)周期。與傳統(tǒng)設(shè)計(jì)方法相比具有適用于MOS管所有工作區(qū)域、滿足低功耗要求等優(yōu)點(diǎn)。基于Cadence Spectre 0.5μm工藝對(duì)電路進(jìn)行設(shè)計(jì)優(yōu)化仿真，仿真結(jié)果表明，該方法進(jìn)行的手工估算與仿真值的誤差在可接受范圍以內(nèi)，達(dá)到設(shè)計(jì)要求。

關(guān)鍵詞：運(yùn)算放大器;跨導(dǎo)電流比;標(biāo)準(zhǔn)化電流;厄利電壓;模擬集成電路

中圖分類號(hào)：TN432 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2019）12-0164-01

0 引言

隨著無(wú)線便攜式設(shè)備的迅速發(fā)展，對(duì)高速度、高精度、低功耗模擬集成電路的要求也日益增高[1]，復(fù)雜多樣的設(shè)計(jì)指標(biāo)和設(shè)計(jì)變量關(guān)系紛繁復(fù)雜，參數(shù)與變量越多，設(shè)計(jì)過(guò)程也越復(fù)雜，其設(shè)計(jì)難度與設(shè)計(jì)周期也隨之而增加。使用gm/ID方法可以大幅提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期，不僅適用于工作在強(qiáng)反型區(qū)的MOS管，同時(shí)滿足MOS管處在弱反型區(qū)與中等反型區(qū)的統(tǒng)一設(shè)計(jì)方法。傳統(tǒng)方法使用過(guò)驅(qū)動(dòng)電壓Von難以滿足當(dāng)前對(duì)低電壓、低功耗要求，而gm/ID查表法適用MOS管所有工作區(qū)，因此，對(duì)低電壓、低功耗電路設(shè)計(jì)具有指導(dǎo)意義。

1 gm/ID設(shè)計(jì)方法基本原理

1.1 仿真提取手工參數(shù)

基于EKV模型提出的gm/ID設(shè)計(jì)方法同樣具有上述特性;其次gm/ID設(shè)計(jì)方法是建立在跨導(dǎo)電流比（gm/ID）與標(biāo)準(zhǔn)化電流IN（IN=ID/（W/L））關(guān)系基礎(chǔ)之上的，gm/ID參數(shù)與MOS管工作區(qū)的關(guān)系可以通過(guò)下式導(dǎo)出：

（1）

可以得出，gm/ID的最大值在弱反型區(qū)，同時(shí)，隨著Vgs增加，gm/ID的比值隨著工作點(diǎn)向強(qiáng)反型區(qū)的移動(dòng)而減小，因此，gm/ID比值可以反映MOS管的工作狀態(tài);其次，在給定的設(shè)計(jì)工藝中，對(duì)于所有NMOS管與PMOS管，gm/ID比值與Vgs的關(guān)系具有唯一性，而與器件的尺寸無(wú)關(guān)。同理，gm/ID比值與標(biāo)準(zhǔn)化電流的關(guān)系也具有唯一性，因此，當(dāng)給定器件溝道長(zhǎng)度L時(shí)，通過(guò)gm/ID-ID/（W/L）曲線通常可以確定晶體管的寬長(zhǎng)比（W/L）。所以，在既定工藝下，只需要仿真得到一組關(guān)系曲線均適合所有設(shè)計(jì)，可以提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期。

以往介紹的gm/ID方法對(duì)厄利電壓VA的影響沒(méi)有清晰的考慮在內(nèi)，其對(duì)運(yùn)算放大器增益的影響至關(guān)重要，對(duì)于CMOS模擬集成電路，其本征電壓增益通常由下式計(jì)算得出：

（2）

其中VA即為MOS管厄利電壓，厄利電壓通常由下式定義：

（3）

由于溝道長(zhǎng)度調(diào)制效應(yīng)（CLM）與漏致勢(shì)壘降低效應(yīng)（DIBL）的影響，VA通常不是一個(gè)定值，柵極偏壓在一定程度上對(duì)VA有影響，而漏端偏置電壓對(duì)VA值的影響更為顯著;當(dāng)器件溝道長(zhǎng)度L取定值時(shí)，MOS管的寬長(zhǎng)比（W/L）對(duì)VA的影響可以忽略，VA的這些重要特性使設(shè)計(jì)者在電路設(shè)計(jì)時(shí)務(wù)必需將其考慮在內(nèi)。

1.2 gm/ID設(shè)計(jì)方法的一般步驟

（1）根據(jù)放大器設(shè)計(jì)要求中的Av，Power，GBW，PM，SR，確定電路的靜態(tài)電流ID等;

（2）根據(jù)設(shè)計(jì)要求中的放大器輸入、輸出范圍，計(jì)算部分MOS管的柵源電壓;

（3）選擇恰當(dāng)?shù)臏系篱L(zhǎng)度L，在模擬電路設(shè)計(jì)中通常的設(shè)計(jì)原則是L的最小值可取允許的MOS管的特征尺寸的二到五倍[2]（本文所采用0.5μm工藝，MOS管的溝道長(zhǎng)度最小值取2μm較好）;

（4）結(jié)合已得參數(shù)Vgs，gm/ID參數(shù)，結(jié)合Vgs-gm/ID曲線、gm/ID-ID/（W/L）曲線，計(jì)算部分MOS管寬長(zhǎng)比;

（5）利用已經(jīng)得到的參數(shù)，計(jì)算出VDS的值，根據(jù)VA-VDS曲線確定VA的值，最后計(jì)算增益是否滿足要求;

（6）仿真驗(yàn)證，調(diào)整參數(shù)，直至滿足設(shè)計(jì)要求。

2 電路仿真和測(cè)試結(jié)果分析

采用Cadence公司的模擬仿真工具Spectre對(duì)電路進(jìn)行仿真，仿真模型采用CSMC 0.5μm工藝BSIM3V3模型。從測(cè)試結(jié)果可以看出，由仿真得到的運(yùn)算放大器低頻共模抑制比為94.8dB，低頻電源抑制比為87dB。經(jīng)瞬態(tài)仿真得到輸出曲線有一個(gè)振鈴，因此實(shí)際相位裕度小于60°，但系統(tǒng)仍保持較好穩(wěn)定性。相位裕度的不足是因?yàn)殡S著輸入端直流電壓的改變使得運(yùn)算放大器直流工作點(diǎn)改變所引起的，因此，設(shè)計(jì)者需要考慮電路穩(wěn)定性，在設(shè)計(jì)時(shí)留有一定余量[3]。

3 結(jié)論

本文提出了一種基于MOSFET gm/ID參數(shù)的模擬集成電路設(shè)計(jì)方法。該方法利用晶體管柵源電壓-gm/ID參數(shù)-標(biāo)準(zhǔn)化電流的唯一性關(guān)系，建立gm/ID查找表以提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期。由于該參數(shù)與器件尺寸無(wú)關(guān)的特性，其查找表可重復(fù)使用，具有可復(fù)制性。另外，與傳統(tǒng)方法相比，基于給定工藝與模型建立的gm/ID查找表可以大幅度減小手工估算與仿真測(cè)試誤差，經(jīng)仿真驗(yàn)證，其誤差在可接受范圍以內(nèi)。

參考文獻(xiàn)

[1] Konishi T，Inazu K，Lee J G，et al.Design Optimization of High-Speed and Low-Power Operational Transconductance Amplifier Using gm/ID Lookup Table Methodology[J].Ieice Transactions on Electronics，2011，94（3）：334-345.

[2] RJacob Baker，Harry W.Li，David E.Boyce，et al.CMOS電路設(shè)計(jì)布局與仿真[M].陳中建，譯.機(jī)械工業(yè)出版社，2006.

[3] 何樂(lè)年，王憶.模擬集成電路設(shè)計(jì)與仿真[M].北京：科學(xué)出版社，2008.

A gm/ID Methodology for CMOS OTA Design

HAN Zhi-min ，ZHANG Man-hong

（Institute of? Modern Electronic Science， North China Electric Power University， Beijing? 102206）

Abstract：This paper introduces a kind of analog integrated circuit design and optimization methodology based on the gm/ID parameter ， through establishing the gm/ID parameter versus the gate-source voltage and the normalized current lookup tables， designer can quickly determine the device parameters， simplify the calculation，shorten the design cycle.Compared with the traditional design method，it is suitable for all operation regions， meet the demands of low power MOS transistors. Simulation and optimization based on Cadence Spectre 0.5μm process showed that this methodology can minimize the error between manual and simulation under the acceptable range and satisfies the desired specifications.

Key words：operational amplifier; transconductance-current ratio; the normalized current; early voltage; analog IC