關于1.25Gbps并串轉換CMOS集成電路研究

黎翠鳳

摘要：伴隨社會經濟的持續化發展，現代網絡通信系統在此背景下，呈現出迅猛的發展勢頭。本文圍繞1.25Gbps并串轉換互補金屬氧化物半導體（CMOS），首先簡要分析了其芯片結構，探討了其電路，并進行了仿真分析，望能為此領域研究提供學習借鑒。

關鍵詞：互補金屬氧化物半導體;1.25Gbps;并串轉換;集成電路

中圖分類號：TN432 文獻標識碼：A 文章編號：1007-9416（2019）12-0021-01

當前，發展現代網絡通信系統的核心在于數據傳輸速率的提升，以此來最大程度滿足當前高速增長的信息傳遞需要。為了能夠盡快實現此點，業內廣泛開展了超高速集成電路的研究與設計工作，最終目標就是提升網絡系統的傳輸速率，使其達到吉比特率以上?，F階段，數據傳輸速率的提升方法，即為并串轉換多路低速數據。超高速并串轉換集成電路多選用的是砷化鎵、雙極硅等工藝，其芯片有著比較大的功耗，且整體制作成本較高;而采用標準CMOS工藝是一套實效性更高的途徑，其有著較小的功耗及較高的集成度，另外，整體制作工藝也比較成熟。當前，有學者已提出了能夠實現吉比特率的并串轉換CMOS集成電路的方法，本文結合當前實況，就其芯片結構及電路展開深入分析，現對此作一探討。

1 芯片結構

在整個通信系統當中，8B/10B線性信道編碼能夠映射bits數據，使之成為寬度為10bits的碼組，此種編碼憑借轉換密度較好、DC平衡及游程長度受限等優點，在相關領域中得到廣泛應用。寬度達10bits的碼組，其并串轉換通常由并串轉換器來完成，產生串行數據（吉比特率），并向光電轉換器件發送，由其進行調制，然后借助光纖傳輸。

現階段，已有三種并串轉換電路實現方式，其一為樹型結構，其二是并行結構，其三為串行結構。針對串行結構而言，其電路結構比較簡單，但其工作需要在全速率時鐘下完成，因而對相相關工藝有著較高要求。此外，因電路功耗與其工作頻率之間呈正比關系，所以其功耗比較大。并行結構轉換電路借助1：（N-1）占空比的N相位時鐘，選擇多路數據，且降低電路工作時鐘，使其僅為串行結構的1/N。還需要指出的是，在此結構當中，于全速率時鐘下，僅需一個觸發器工作，所以，電路功耗要低于串行結構;但在并行結構當中，或者是門扇入系數出現異常增大，均會降低系統工作速度，如果扇入系數為10，此時，此結構已經不適用于高速系統，另外，于高速電路當中，還會是電路復雜度增加，難度也會隨之增加。而針對高速并串轉換樹型結構來講，其實為一種多級樹型結構，雖然能提升系統工作速率，但在對2N位并行數據處理方面，卻受到一定限制。所以，需要設計比特位轉換電路，把原先10位并行數據向2N位并行數據轉換，這樣方能用樹型結構實現轉換功能。但需說明的是，此結構于10路至1路的并串轉換當中，存在兩大不足：其一，系統需設置頻率轉換電路，產生1.25倍于參考時鐘的頻時鐘。其二，系統需根據現實需要，增加寄存器組，把10bit位寬向8bit位寬進行轉換，然后用三級樹型結構來最終實現此轉換;而這會增加電路規模、功耗及芯片面積。

本文圍繞10路并行數據，加盟器分為奇、偶數組，各自完成5～1路的并串轉換，形成兩路串行數據，均為625Mbps，這樣能將已知不足給解決掉。需要強調的是，運用CMOS工藝（0.35μm）的NMOS管，其截至頻率為13.4GHz，能夠證明僅需對串行結構進行優化，然后把兩路串行數據，均用半速率時鐘工作的2至1路轉換單元，來實現樹型結構的快速化轉換，此功能便能實現。針對此組合結構設計方法而言，其囊括了樹型結構與串行結構的優點，在頻率轉換、寄存器組電路均不增加的情況下，便能實現系統工作速率的提升，且能有效解決電路結構簡化、功率降低的目的。

為了提升芯片的集成度，并為時序調整提供方便，芯片的輸入由兩部分組成，其一為625MHz時鐘（占空比為1：1），其二為10路并行數據。若將系統穩定性考慮子安誒，本文所設計的分頻器有自啟功能，最終經一個時鐘周期，分頻器便能夠進入到正常跳轉狀態，比較穩定的產生分頻時鐘，與此同時，芯片輸出的串行數據信號為1路吉比特速率。

2 電路分析及仿真

基于比特率集成電路架構當中，電路的時延能夠相比于信號的時鐘周期，另外，因時鐘信號上時鐘信號線寄生電容，以及大扇出系數的性負載，均會造成時鐘樹上各位置的時鐘形成相位畸變，因而會對電路時序造成影響。所以，需實施仿真分析，對時鐘相位進行調整，且對電路結構進行優化，以此來更好的滿足芯片工作時序需要。

在圍繞本系統開展仿真時，信號經同步輸入濟邏輯運算處理后，能夠同步輸出。使t0時刻時鐘CLK上升沿，同步對輸入信號進行采樣，把采樣信號向組合邏輯進行適時輸出，且通過傳輸時間tp之后，組合邏輯開始輸出，于穩定時間ts后，組合邏輯將穩定值輸出。因此，最終可得信號輸出的不穩定區是（t0+tp、t0+ts），穩定期（t0+ts、T+tp）。為了能夠正確且同步實現數據輸出，所輸出數據的穩定期長度需>0。

對輸出同步電路的構建及保持時間進行深入分析，在時序上，組合邏輯需要滿足：自組合邏輯輸出值至時鐘上升沿所需時間需>輸出同步電路的構建時間tsetup，而自時鐘上升沿至組合邏輯完成輸出的時間需>輸出同步電路的保持時間thold，也就是數據穩定期需>tsetup+thold。因此，在仿真過程中，需對同步電路進行優化，使其構建時間最短，且保持時間最小。與此同時，將組合邏輯電路的時延減小，以此促進系統工作速度的提升。

通過分析對比，于邏輯電路當中，異或門XOR有著較大延時，因而對系統當中分頻器的工作速度造成了制約。依據上述分析，對組合邏輯電路進行優化，減小其時延，這樣有助于工作速度的提升。所以，本文著重優化XOR，將系統工作速度提升問題給解決掉?；陂_關結構XOR，經優化所得XOR的電路由四個MOS管組成，仿真結果得知，通過進行優化，此電路有較小的時延，僅0.15ns，而且功耗較小，占用芯片面積較小。經模擬，用此XOR分頻器，能夠在2GHz以上頻率上工作。因此，通過對電路結構及器件尺寸進行持續優化，減小邏輯器件于高速工作狀態下的時延，有助于系統工作速率的提升。

3 結語

綜上，通過分析超高速并串轉換集成電路，設計了串行與樹型相結合的并串轉換結構，并對器件延時所產生的影響進行了分析，進而用高速且容易重用單元電路，最終實現吉比特率并串轉換集成電路。經仿真分析得知，通過對電路結構即器件尺寸實施優化，能減小其高速工作下的時延，有助于提升系統工作速率。

參考文獻

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Research on 1.25gbps Parallel to Serial Conversion CMOS IC

LI Cui-feng

（Ludong University，Yantai? Shandong? 264001）

Abstract：With the sustainable development of social economy， the modern network communication system presents a rapid development momentum in this context. This paper focuses on 1.25gbps parallel to serial conversion complementary metal oxide semiconductor （CMOS）. Firstly， the chip structure is analyzed， the circuit is discussed， and the simulation analysis is carried out， hoping to provide reference for the research in this field.

Key words：complementary metal oxide semiconductor; 1.25gbps; parallel to serial conversion; integrated circuit