合理運用SI技術快速收斂高速數字電路設計

賈明福，宋舒雯，王 寧，袁 寰

(北京自動化控制設備研究所，北京 100074)

0 引言

近年來，隨著半導體工藝技術的迅猛發展，晶體管的體積越來越小，芯片的集成度越來越高，單位芯片內的晶體管數量逐漸增加，數字電路系統朝著高密度和低成本的趨勢不斷發展[1]。與此同時，板級電路信號速度不斷提升，串擾、反射、振鈴等信號完整性問題日益突出[2]。

作為典型的數字電路，慣性捷聯導航系統的數字時鐘速率也不斷提升，由此帶來的信號完整性問題已不容忽視。隨著捷聯慣性技術的不斷發展和成熟，慣性導航系統正向著更寬更廣的領域發展，如智能炸彈、水下無人制導系統及車載導航等[3-7]。應用領域的拓展和工作速率的提升使得產品的功能性要求和可靠性要求越來越高。各功能電路信號完整性的好壞將直接影響整個慣導系統的可靠性。

在高速數字電路中，若信號完整性問題不能夠得到及時解決，將會直接導致信號失真、時序紊亂等，從而造成系統誤工作甚至系統崩潰[8]。傳統的經驗設計已無法滿足現代半導體產業高速、低電壓的技術路線，在電路設計中加入信號完整性仿真成為保證產品可靠性的必需環節[9]。

本文以慣性捷聯導航系統為例，針對傳統經驗設計下的某導航計算機SDRAM時鐘信號異常問題進行了信號完整性仿真與分析，通過對SDRAM時鐘信號傳輸路徑進行合理的端接設計，得到了符合時序要求的時鐘波形。仿真和實驗結果表明，將信號完整性仿真融入高速數字電路設計中，有利于指導設計，提高電路可靠性，提前規避風險。

1 系統簡介

嵌入式導航計算機作為捷聯式慣性導航系統的核心設備，主要分為兩部分功能電路，分別是信息預處理部分和導航計算部分。其中信息預處理部分主要完成慣性信息的采集及預處理等功能；導航計算部分主要完成慣導系統導航解算以及與外部設備的信息傳遞[10]。

導航計算機硬件電路主要由電源、時鐘、處理器、存儲器和外圍設備組成。其功能電路結構示意圖如圖1所示。處理器系統由DSP擴展外部程序存儲器FLASH和數據存儲器SDRAM組成。

圖1 導航計算機功能電路結構示意圖Fig.1 Schematic diagram of circuit structure for navigation computer

2 信號完整性概念

信號完整性可以泛指信號的電壓、電流在互連結構傳輸中的信號質量問題，包括噪聲、干擾以及由其造成的時序影響等[11]。信號完整性需要保證信號的質量，即要保證信號在驅動端、互連結構上，特別是接收端上的特性，避免產生功能性和穩定性方面的問題[12]。

從傳統意義上的數字波形來看，信號質量主要從過沖、振鈴、邊沿單調性等幾個方面進行評判[13-14]。具體定義如下：

1)過沖包括上過沖(Overshoot_High)和下過沖(Overshoot_Low)[15]。上過沖是信號高于信號供電電源電壓Vcc的最高電壓，下過沖是信號低于參考地電壓Vss的最低電壓。過大的過沖會導致信號誤觸發、損壞芯片或者影響其使用壽命。

2)振鈴(Ringing)是信號跳變之后的振蕩。振鈴會使信號的噪聲容限減小，過大會造成邏輯錯誤，而且會使信號的高頻分量增加，加劇電磁干擾(Electromagnetic Interference, EMI)問題[16]。

3)邊沿單調性(Monotonicity)是指信號上升或下降沿的回溝。對于邊沿判決的時鐘信號，波形邊沿在翻轉門限電平處的非單調性可能造成邏輯判斷錯誤[17]。

除此之外，廣義的信號質量還包括所有可能引起信號接收、時序、工作穩定性或者電磁干擾方面的不正常現象[18]。因此，在進行數字電路設計時，要合理地運用信號完整性技術手段，反復驗證，不斷優化，以保證信號的傳輸質量。

3 信號完整性仿真分析

3.1 信號完整性問題定位

在某慣導系統研制過程中，采用傳統經驗設計方法設計了一款導航計算機。在系統進行測試的過程中發現處理器通電自檢時報用戶區程序CRC校驗錯誤，未完成通電加載。連接仿真器對FLASH區及SDRAM區進行測試，多次測試FLASH區并未發現錯誤，但對SDRAM區進行測試時，出現讀出和寫入數據不相符的情況，所以此次故障發生的原因為處理器訪問SDRAM異常。

SDRAM各信號包括時鐘信號、復位信號、讀寫控制信號、地址總線信號以及數據總線信號。使用實驗室最高帶寬的示波器(2GHz采樣率/500MHz帶寬)對上述信號進行測量，波形未見異常，但在測量ECLKOUT信號時SDRAM訪問故障消失，說明ECLKOUT信號完整性可能存在問題，但現有儀器無法準確測量。用仿真軟件對SDRAM各信號進行信號完整性仿真掃描，除時鐘信號網絡ECLKOUT外其余信號波形均未發現異常。ECLKOUT仿真波形如圖2所示。

圖2 ECLKOUT信號仿真結果Fig.2 Simulation result of ECLKOUT signal

由圖2可以看出，在時鐘信號的上升邊和下降沿出現了非單調性問題。對于時鐘沿采樣的信號，如果存在非單調性，就可能引起器件的時序錯誤，進而導致功能錯誤，如采樣延遲或者在周期內無法完成采樣、出現誤觸發而產生誤碼等。

借用安捷倫開放實驗室高帶寬有源探頭示波器測得SDRAM時鐘輸入管腳處信號波形如圖3所示。

圖3 裝配22Ω端接電阻ECLKOUT信號測量波形Fig.3 Measurement waveform of ECLKOUT signal with 22Ω resistance

從圖2和圖3中可以看出，信號的仿真結果與實測結果基本一致，ECLKOUT信號上升沿在1.82V附近存在不單調現象，下降沿在1.31V附近存在不單調現象。圖4所示的SDRAM數據手冊要求高電平判決門限VIH為2V，低電平判決門限VIL為0.8V，即0.8～2V為信號判決門限的未定態區間。

圖4 SDRAM直流電氣特性Fig.4 DC electrical characteristics of SDRAM

若時鐘信號ECLKOUT在未定態區間存在不單調現象，會引起器件采集時鐘信號錯誤，導致器件讀寫時序錯誤或者造成器件內部狀態機工作錯誤。這樣會造成處理器訪問SDRAM錯誤，導致處理器加載異常。

3.2 改進措施

一般來說，在電路板投產前可以通過引入信號完整性仿真，從阻抗匹配、更改PCB走線、改變端接拓撲結構等方面改善信號完整性。但在該導航計算機產品已投產，PCB走線已確定的情況下，最好不改變走線的拓撲結構，選擇在已有設計的基礎上通過信號完整性仿真優化改變端接電阻的方式進行調整。

該導航計算機時鐘信號ECLKOUT的拓撲結構如圖5所示。在原版設計中，ECLKOUT信號經過22Ω的串行端接電阻后，驅動SDRAM和FPGA這2個串行負載。其中端接電阻R1后端到SDRAM的走線長度為31.4706mm，SDRAM到FPGA之間的走線長度為90.805mm。

圖5 ECLKOUT信號拓撲結構圖Fig.5 Topology diagram of ECLKOUT signal

根據圖5拓撲結構及走線長度在仿真軟件中建立仿真模型，如圖6所示。

圖6 ECLKOUT信號仿真模型Fig.6 Simulation model of ECLKOUT signal

對該模型中R1進行參數掃描，選取起始值為0Ω，考慮到阻抗匹配，終值選取50Ω，步進為4。啟動掃描仿真得到ECLKOUT波形如圖7所示。

圖7 0～50Ω端接電阻ECLKOUT信號掃描仿真波形Fig.7 Simulation waveform of ECLKOUT signal with 0～50Ω resistance

從圖7可以看出，改變R1阻值上升沿和下降沿不單調現象依然存在，而且阻值越小不單調的重疊區域和過沖越大；但隨著阻值的減小，上升沿非單調性的位置不斷上升，下降沿非單調性的位置不斷下降。從邊沿采樣的角度來說，非單調性偏離2V和0.8V的位置越遠越好，查詢SDRAM數據手冊，考慮過沖閾值的前提下，選取0Ω端接電阻非單調性位置偏離未定態最遠，滿足SDRAM數據手冊參數要求。

用高帶寬示波器測量得到實際串聯0Ω端接電阻下的時鐘信號波形如圖8所示。

由圖8可知，當端接電阻阻值改為0Ω時，信號上升沿不單調區間發生在2.53V附近，信號下降沿不單調區間發生在0.6V附近，與仿真波形一致。在0.8～2.0V的未定態區間不存在信號上升沿或者下降沿不單調的情況，可以避免時鐘信號電平誤判。

為了驗證仿真模型的正確性，將端接電阻R1改為16Ω和33Ω，測量得到ECLKOUT管腳信號波形如圖9、圖10所示。

圖8 裝配0Ω端接電阻時ECLKOUT信號Fig.8 Measurement waveform of ECLKOUT signal with 0Ω resistance

圖9 裝配16Ω端接電阻時ECLKOUT信號Fig.9 Measurement waveform of ECLKOUT signal with 16Ω resistance

圖10 裝配33Ω端接電阻時ECLKOUT信號Fig.10 Measurement waveform of ECLKOUT signal with 33Ω resistance

測量結果同樣顯示，信號上升沿不單調的位置隨著端接電阻阻值的變小而逐步提高，將端接電阻換成0Ω后非單調性的位置最高，改成16Ω和33Ω時過沖較小，但非單調性的位置較低。將產品中端接電阻由22Ω更改為0Ω，單板進行-40℃～70℃范圍內的變溫試驗驗證，溫度變化速率為不大于2℃/min。溫度變化過程中，連接仿真器，配置DSP參數后，加載SDRAM測試程序，對SDRAM每個地址分別寫入0x5555、0xAAAA和0～0xFFFF遞加三種數據。然后對讀出和寫入數據進行比較，測試過程中讀出寫入數據次數大于1×108次，未發現讀出寫入數據不符的情況。

由上述分析和測試可知，去除R1端接電阻，ECLKOUT信號完整性能夠滿足器件要求。但值得注意的是，去除R1端接電阻，雖然使得信號非單調性處的電壓不處于未定態區間，但端接電阻過小會使得信號的過沖加大，過大的過沖可能導致芯片損壞或者影響芯片的使用壽命。此時要將過沖控制在相應的總線規范和芯片數據手冊中規定的限定值內，在后續設計中應在PCB投產之前進行阻抗匹配和拓撲結構等方面的綜合設計，完成信號完整性仿真，以確定最優的設計方案和參數。

4 結論

本文以某導航計算機為例，運用信號完整性分析技術分析了傳統經驗設計下端接電阻阻值匹配不當引起的邊沿非單調性問題。通過對導航計算機電路板進行信號完整性分析和測試，得到如下結論：1)端接電阻阻值選取不當會引起SDRAM的時鐘信號的非單調性問題，造成數據讀取異常；2)進行信號完整性仿真有助于在既定PCB布局下快速選取保證數據正常讀取的最佳端接電阻阻值；3)仿真和實驗結果表明，在正常的高速數字電路研制流程中，加入信號完整性仿真可以在不進行投產的情況下遍歷所有取值情況，可以提前規避風險，有效縮短高速電路研制周期，降低研制成本。