一種小型化抗干擾導航接收機的系統設計

何墨淵，馮文全，張杰斌

(北京航空航天大學 電子信息工程學院，北京 100191)

0 引言

隨著全球衛星導航系統(global navigation satellite system，GNSS)及相關技術的發展、電子元器件性能的提高和多種領域需求的增多，數字化、小型化、多系統兼容的接收機將是當前主要的發展方向之一[1]。但目前接收機規模一般較大，需要的外圍電路也較為復雜，難以滿足部分行業的需求。此外，接收機在實際使用過程中會受到各種干擾，雖然衛星發送端利用擴頻碼而使系統具備一定抗干擾能力，但當干擾較大時接收機便無法將信號從噪聲中提取出來，導致系統精度下降、環路失鎖、甚至不能捕獲衛星[2]。

在此背景下，對多系統導航接收機小型化和抗干擾的研究具有重要的理論價值和研究價值。文獻[3]提出了一種北斗衛星導航系統(BeiDou navigation satellite system,BDS)導航接收機實現的硬件架構方案；文獻[4]基于高性能芯片實現了一種雙系統導航接收機；文獻[5]在雙系統接收機硬件平臺上設計并實現了干擾抑制算法，且取得了不少成果。但是對于兼顧小型化和抗干擾性能的接收機研究還是相對較少，因此本文重點分析導航接收機結構，通過相應芯片選型，提出一種導航接收機小型化的硬件實現方案，并針對接收機易受到的窄帶干擾，設計一種頻域抗干擾算法。

1 總體方案設計

本文設計的小型化導航接收機兼容全球定位系統(global positioning system，GPS)和BDS等多個導航系統，可根據需求接收不同頻點信號，具備定時測速等基本功能。其主要具有以下特點：1)小型化設計，系統集成度高；2)具備抗干擾能力，環境適應性提升；3)功耗低，滿足應用需求。小型化導航接收機的總體設計方案如圖1所示。

圖1 導航接收機總體設計方案

為使接收機具備良好的抗干擾能力，本方案重點設計抗干擾模塊，該模塊接收采樣數據并實現干擾抑制功能，然后將抗干擾后的數據傳給后續模塊。硬件設計方面，本方案有別于傳統接收機架構，采用以射頻芯片加基帶芯片為主體的硬件架構。射頻芯片完成下變頻和采樣功能，輸出數字中頻信號。基帶芯片是接收機的核心，抗干擾處理、基帶信號處理模塊及定位解算模塊的功能都在該芯片上實現，此外該芯片還需承擔對周邊器件的訪問時序控制和與上位機進行數據交互的功能。這樣的硬件架構有效降低了方案復雜度和接收機的體積。

2 導航接收機硬件設計

要實現接收機體積小型化的需求，同時兼顧其性能，首要任務是核心芯片的選型，以此為基礎完成各部分的硬件設計[6]。

2.1 核心器件選型

射頻前端的主要工作是將高頻衛星信號下變頻至中頻，并采樣成數字信號。從小型化的角度考慮，將下變頻和采樣功能集中在一塊芯片上實現，因此采用Analog Device公司的AD9361芯片，AD9361可接收頻率范圍為70 MHz～6.0 GHz的信號，涵蓋當前所有導航信號頻點，支持的通道范圍為200 kHz～56 MHz。AD9361將射頻混頻器、濾波器、模數轉換器及自動增益控制電路等模塊集成在一起，與其他普通射頻芯片相比還集成部分數字模塊，集成度更高，芯片尺寸在10.1 mm×10.1 mm，滿足接收機對體積小型化的要求。

處理器部分主要包括抗干擾模塊、基帶信號處理模塊和定位解算模塊。抗干擾模塊對數字中頻信號進行干擾抑制處理。基帶信號處理模塊接收干擾抑制后的信號，實現信號的捕獲跟蹤和電文的組幀傳送，為滿足高動態使用需求，在器件的通道數目和計算速度等方面都有較高要求。為了保證接收機實時性的要求，定位解算模塊要求計算速度快、準確性高[7]。綜合上述分析，本方案采用Xilinx公司的Zynq-7000 XC7Z020芯片作為導航接收機基帶處理模塊和定位解算模塊的主控芯片。該芯片集成了微處理器(advanced RISC machine，ARM)與現場可編程門陣列(field programmable gate array，FPGA)資源。其中ARM部分的內核是雙核CORTEX-A9處理器，工作主頻是667 MHz，片內集成了32 kB的指令空間和32 kB的數據空間等存儲資源，同時還集成了串口、網口等數據交互接口。FPGA部分包含大量的可編程邏輯單元和查找表，125個I/O管腳。這些資源足夠完成接收機處理器部分的全部功能[8]。

2.2 射頻前端設計

射頻前端必須具有低噪聲系數低功耗高增益等優點，因此選用SKY65405-21芯片作為前端的前置放大器，該芯片噪聲系數僅為1.1 dB，增益為15 dB，符合作為前置放大器的基本要求。核心器件AD9361內部集成低噪聲放大器、射頻混頻器、模擬濾波器、數模轉換器、數字濾波器、增益控制電路及頻率合成器等模塊。根據不同的導航信號體制，通過控制內部寄存器可對各模塊進行調整。射頻前端外圍電路主要為接口電路和電源電路。

接口電路主要包括前置放大器與AD9361以及FPGA與AD9361之間的信號接口，實現信號在射頻部分以及基帶部分的對接。信號輸入接口部分包括高頻信號的輸入接口以及時鐘的輸入接口，模擬信號通過相應的引腳進入芯片進行變頻處理。時鐘電路利用時鐘芯片為AD9361提供參考時鐘，該參考時鐘用于為頻率合成器模塊在器件內部生成數據時鐘與采樣時鐘等。AD9361與FPGA之間傳遞的信號主要包括數字中頻信號、對射頻芯片的控制信號及時鐘信號等，FPGA與射頻芯片之間的控制信號是基于串行外設接口(serial peripheral interface，SPI)總線協議，基帶芯片通過SPI實現對射頻前端參數的配置與重構。AD9361必須通過以下3種電源供電：模擬電源3.3 、接口電源1.8 和通用輸入電源3.3 V、最大電流為1 050 mA。考慮到優化接收機噪聲性能，使用低噪聲、低壓差穩壓器分離和提供1.3 V電源。

根據分析，射頻前端的硬件架構設計如圖2所示。

圖2 射頻前端硬件架構

2.3 處理器設計

根據器件選型分析，處理系統的核心器件選擇為XC7Z020芯片。芯片內部ARM核通過AXI-EMC IP核實現對FPGA內部寄存器的控制。在本方案中，FPGA部分主要完成抗干擾處理，信號的捕獲跟蹤及對射頻前端的控制。ARM核部分完成位同步，幀同步及定位解算等功能。由于部分功能要求和芯片自身啟動需要外部存儲器的配合，還需要對XC7Z020進行外圍硬件電路設計和輸入輸出信號的分析。

接收機為實現精確定位功能必須擁有精準同步的時鐘信號，因此采用10 MHz的晶振為系統提供穩定的參考時鐘。射頻芯片產生的時鐘信號也將輸入到芯片。XC7Z020內部集成鎖相環可對時鐘信號分頻倍頻，滿足系統對時鐘信號的需求。

接收機在定位過程中需要使用星歷相關數據，由于數據量較大，可使用FLASH存儲器對相關數據進行存儲。XC7Z020通過外圍接口與FLASH存儲器相連，接收機啟動后，ARM核可從FLASH中讀取星歷相關信息。為了保存采樣數據，XCZ7020通過接口與同步動態隨機存儲器(synchronous dynamic random access memory，SDRAM)連接。正常工作時，定位解算模塊將解析后的數據通過串口傳給上位機。

處理器模塊的硬件電路主要包括了時鐘電路、電源電路、數據存儲電路和串口輸出等，其硬件結構如圖3所示。

圖3 處理器部分硬件架構

3 導航接收機抗干擾模塊設計

為保證接收機具有良好的抗干擾性能，需單獨設計抗干擾模塊。考慮該導航接收機的結構和應用需求，本文提出并實現了一種頻域抗干擾方案。

3.1 頻域抗干擾方案設計

頻域抗干擾的基本原理是先對信號進行快速傅里葉變換(fast Fourier transform，FFT)轉換到頻域，由于衛星信號采用擴頻通信的方式傳輸，故在頻譜上呈現平穩狀態。而干擾信號的功率遠大于衛星信號，在頻譜上則呈現過高的幅值，因此可以通過設置門限判斷干擾是否存在及具體位置。若存在干擾，則在不影響衛星信號質量的前提下對干擾信號加以抑制。最后通過快速傅里葉逆變換(inversion fast Fourier transform，IFFT)將信號變換回時域[9]。

通過對基本原理的分析，可以得出頻域抗干擾方案存在兩個關鍵點：加窗方式和干擾門限的設置。

導航接收機接收到的信號是連續無限長的，因此在FFT之前需使用窗函數對信號進行截取。大多數情況下，對導航信號截斷時無法保證采樣頻率和信號頻率同步，導致發生“頻譜泄露”[10]。“頻譜泄露”會對抗干擾處理造成影響，為保證干擾抑制效果，需要合理的選取窗函數。本方案選用漢寧窗對序列進行截取。但加窗截取會使信號發生衰減，影響信噪比。加窗帶來的額外的信噪比損失[11]可以表示為

(1)

式中：Pl為加窗前后信噪比損失；w(k)為窗函數；N為窗的寬度。為減小加窗的影響，可以采取重疊加窗法，即將接收到的信號分為2路，其中一路做延時rN點，2路信號都與加窗系數相乘之后做N點FFT。對頻譜進行檢測，對超過門限的量進行限幅處理。干擾抑制后進行IFFT轉換為時域信號，將兩路信號的重疊部分相加輸出，當r取1/2時，相加輸出后信噪比損失可表示為

(2)

根據式(1)、式(2)可以發現，采用重疊加窗法可以有效改善信噪比損失，綜合考慮硬件資源，在本方案中N取1 024，r取1/2，抗干擾模塊的算法結構圖如圖4所示。

圖4 抗干擾算法結構

在干擾抑制處理中，系統需要設置抑制門限，對超過門限的頻點進行限幅處理。抑制門限的設定非常關鍵，門限設置過高或過低，都會影響系統對干擾信號的判定。且實際上，導航信號和干擾都是時變的，所以固定的閾值無法幫助干擾抑制模塊有效的對信號進行判斷。為使門限閾值表現出自適應特性，本方案設計了一種門限估計方法，其計算式為

T=Kmin(Ei)+Lσ2

(3)

式中：T表示設定的門限閾值；Ei表示將頻譜分成i段然后統計各段均值，i由系統根據信號帶寬確定；σ表示標準差；K和L為量化因子，其值根據系統輸入的數據確定，以滿足自適應的需求。

3.2 抗干擾模塊仿真與實現

先通過仿真對算法進行驗證，抗干擾模塊輸入的信號模型為x(n)=s(n)+n(n)+j(n)，其中s(n)為中頻信號，n(n)為高斯白噪聲，j(n)為干擾信號。根據實際應用需求，仿真過程中衛星信號的頻率為1 575.42 MHz，即GPS L1頻點。下變頻后信號的載頻在15.48 MHz，信號采樣頻率為62 MHz，載噪比設置為43 dB·Hz。仿真過程中設置兩組干擾信號，一組為干信比75 dB的單頻點干擾；另一組為干信比60 dB的1 MHz窄帶干擾，干擾的中心頻點均與載頻一致。干擾信號和抑制后的信號頻譜如圖5～圖8所示。

圖5 單頻點干擾信號頻譜

圖6 單頻點干擾抑制后信號頻譜

圖7 窄帶干擾信號頻譜

圖8 窄帶干擾抑制后信號頻譜

從頻譜圖上可以看出干擾信號得到有效抑制。當干擾類型為單頻點時抑制后信號載噪比平均在39 dB·Hz，而窄帶干擾時載噪比平均在38 dB·Hz，惡化均不超過5 dB，滿足跟蹤門限，證明了該算法的可行性。在XZ7Z020芯片的FPGA部分實現相關功能模塊，主要包括窗系數模塊、FFT模塊、干擾抑制模塊及IFFT模塊。

4 實驗與結果分析

為驗證導航接收機干擾抑制能力及軟硬件設計的正確性，采用模擬器作為衛星信號源，信號發生器作為干擾源配合接收機進行狀態測試。由于該導航接收機兼容多系統，模擬器分別產生GPS L1頻點信號和BDS B3頻點信號，以驗證接收機在不同工作頻點下的抗干擾能力，信號的載噪比均設為43 dB·Hz。在測試方案中，信號發生器分別產生單頻點干擾和窄帶干擾，調整信號發生器功率以改變干信比，通過上位機軟件觀察定位結果。

當不使用抗干擾模塊時，接收機自身的抗干擾能力不足。當干信比超過30 dB時，接收機便無法實現定位功能，因此添加干擾抑制模塊具備很強的應用意義。

添加干擾抑制模塊后，在干信比為75 dB時，上位機的界面如圖9所示。此時模擬器輸出GPS L1信號，干擾類型為單頻點，干擾頻點為1 575.42 MHz，與衛星信號頻點一致，此時可認為接收機受到的干擾最嚴重。結果表明導航接收機在該環境下仍能捕獲到8顆衛星信號，信號的載噪比為38 dB·Hz，前后損失不大，仍然可以實現正常定位及測速。添加干擾抑制模塊后完整的測試方案及結果如表1所示。從表中可以看出，在接收帶寬較窄的GPS L1信號時，導航接收機最大可以抵抗75 dB的單頻點干擾和60 dB的1 MHz窄帶干擾，而接收BDS B3信號時，可抵抗更大的干擾。表中最后一列為接收機在最大干擾下正常工作的載噪比損失，可以發現載噪比損失不大，保證了較高的信號質量。

圖9 上位機界面

表1 導航接收機性能測試結果

5 結束語

本文利用了AD9361和Xilinx Zynq XC7Z020作為接收機的主要器件，配合射頻芯片及外圍電路提出了一種接收機的硬件架構方案。該接收機利用AD9361的可編程性，可支持多種導航定位系統，具有體積小和功耗低的特點。接著分析頻域抗干擾原理，重點研究干擾抑制中窗函數和門限設置2個方面。選取漢寧窗對信號進行截取而盡可能減小由加窗引起的“頻譜泄露”現象，采用重疊加窗的方法減小加窗帶來的信噪比損失。還提出了一種自適應門限的計算方法，可有效檢測干擾頻點。最后在硬件架構上實現抗干擾算法。測試結果顯示了導航接收機較強的抗干擾能力，驗證了設計方案的可行性。