基于FPGA的SDIO信號差分傳輸系統的實現*

劉繼平 ，常 皓 ，李德陽

（1.中國電子科技集團公司第三十研究所，四川 成都 610041；2.96901部隊26分隊，北京100094）

0 引 言

SDIO安全模塊內部集成安全SOC芯片，具備高性能、低功耗、高安全性等特點。為滿足SDIO安全模塊的可靠性檢測需求，需將SDIO信號進行無失真遠距離傳輸。

SDIO是一種IO接口規范，以其傳輸速度快、兼容性好等優點被廣泛應用于手機、PDA等移動手持設備中，出現了多種基于SDIO接口的設備，如相機、錄音器、掃描儀、GPS、藍牙和無線網卡等[1]。

由于SDIO接口總線的抗衰減能力較弱，傳輸距離短，只能用于近距離數據傳輸。當距離較遠的SDIO接口設備需要進行數據傳輸時，一般采用直通帶纜延長，但延長的最大距離為50 cm左右；或者采取協議轉換[2]方式傳輸，但會增加硬件和軟件設計成本。LVDS具有低功耗、低誤碼率、低串擾和低輻射等特點[3]，廣泛用于解決高速I/O接口問題。本文主要介紹一種SDIO信號的遠距離傳輸系統的實現方法，并通過實驗驗證了設計的正確性、可靠性和實用性。

1 SDIO信號差分傳輸系統分析及設計

SDIO總線分為兩端，一端為主機端，另一端為設備端。通信由主機端發起，設備端解析命令并響應。根據SDIO協議規范[4]，SDIO總線信號包括CLK時鐘線、CMD命令線和DATA[0∶3]四根數據線。其中，CLK時鐘線是單向信號，CMD命令線和DATA[0∶3]數據線都為雙向信號。對于雙向信號，進行差分傳輸時需要一個控制信號來確定差分信號傳輸方向。本設計通過FPGA信號處理模塊解析SDIO協議，及時產生控制信號，以控制差分信號傳輸方向的切換，保證數據流向的正確性，從而使整個SDIO總線延長通信鏈路工作正常。宿主設備為主機端，SDIO安全模塊為設備端。主機端通過差分傳輸系統與安全模塊進行數據交互。差分傳輸系統只對SDIO信號進行物理層轉換，進行協議監控而不進行協議轉換。

差分傳輸系統主要由主機卡、高速帶纜和從機卡組成，如圖1所示。其中，主機卡主要由SDIO金手指柔性帶纜、主端總線接口、單端差分互轉模塊、片選模塊和高速帶纜接口組成。從機卡主要由高速帶纜接口、單端差分互轉模塊、信號處理模塊和SDIO總線接口組成。

圖1 差分傳輸系統

2 差分傳輸系統的主要硬件實現

2.1 單端差分互轉模塊

在主機卡和從機卡中都包含單端差分互轉模塊。它們一個工作在單端轉差分發送模式時，另一個必定工作在差分轉單端的接收模式。單端差分互轉模塊主要采用高速差分線驅動器/收發器SN65LVDS180D進行設計[5]。單端差分互轉模塊具有150Mb/s的傳輸速率，能夠保證20 MHz的SDIO信號無失真傳輸。

以CMD命令線的傳輸為例，如圖2所示。CTR_CMD為控制信號，主機卡和從機卡中的控制信號相反，一個處于發送狀態時，另一個處于接收狀態。當主機端發起命令時，主機卡CTR_CMD的電平值為“1”，主機卡處于發送狀態；而從機卡的CTR_CMD則為“0”，從機卡處于接收狀態。主機卡通過SDIO金手指柔性帶纜連接至主機端，將SD_CMD單端信號轉為CMD_TXD_P/CMD_TXD_N的LVDS差分信號；再通過高速帶纜連接從機卡的CMD_RXD_P/CMD_RXD_N端，將差分信號還原為單端信號；從機卡接收到SD_CMD信號后，通過SDIO總線接口連接至設備端。反之，當主機端接收響應時，主機卡中的CTR_CMD由“1”切換為“0”，處于接收狀態；從機卡則處于發送狀態。

圖2 CMD信號傳輸硬件

數據線DATA[0∶3]與CMD信號線都是屬于雙向信號，原理與CMD信號傳輸原理一致。

CLK信號都屬于單端信號，始終從主機端輸入到設備端。為了保證信號的一致性，也將CLK信號進行差分傳輸，而不用切換傳輸方向。

2.2 FPGA信號處理模塊

單端差分互轉模塊的控制信號CTR_CMD決定SDIO信號在整個差分鏈路的數據流向，對整個系統的正常通信起著關鍵作用。而FPGA信號處理模塊決定控制信號的輸出，決定了單端差分互轉模塊的收發狀態，從而控制SDIO總線信號的數據流向。要產生正確的控制信號，需要對SDIO總線信號進行實時監控與分析。信號處理模塊的核心器通過FPGA編程實現[6]。SDIO總線信號的工作時鐘一般為20 MHz，因此需要更高的時鐘才能采集SDIO信號。FPGA內部集成鎖相環，可以把外部時鐘倍頻，核心頻率可以到幾百兆赫茲。FPGA信號處理模塊主要由集成鎖相環、命令解析單元和控制信號輸出單元組成。SDIO總線信號包括CLK時鐘線、CMD命令線和DATA[0∶3]數據線。信號處理模塊主要處理數據信號。SDIO協議有一個特點，任何讀寫操作都可以通過CMD命令類型來判斷。從機卡將CMD命令線的差分信號轉換為單端信號后，輸入到信號處理模塊。信號處理模塊在高頻時鐘下監控分析SDIO總線信號，通過判斷CMD命令類型，能夠精確產生單端差分互轉模塊的控制信號，控制單端差分互轉模塊的工作狀態，從而控制SDIO總線信號數據流向，確保整個鏈路正常工作。

FPGA信號處理模塊的處理狀態機如圖3所示，主要由CMD_TX、CMD_RX、DECIDE和DATA_TX等8個狀態組成。

圖3 信號處理模塊狀態機

3 功能仿真和驗證

本設計的FPGA信號處理模塊用Verilog HDL硬件描述語言編寫。為了驗證模塊的正確性，編寫Testbench文件，用仿真軟件進行仿真，結果如圖4所示。命令線在同步時鐘的參考下發送了一個CMD命令，當命令發送完成時，及時給出控制信號；當響應完成時，又及時恢復到初始狀態，以等待下一個命令。

圖4 CMD控制信號仿真時序

本設計的實現平臺采用Xilinx公司的SPARTAN6的XC6SLX150T_2FGG676I，經綜合、適配、仿真、布局布線后，占用較少的器件資源。SDIO信號監控模塊下載到FPGA后，正常工作，實際環境如圖5所示。FPGA可擴展16個SDIO通信接口模塊，在主機卡片選模塊的控制下，可依次對16個SDIO安全模塊進行測試。通過實驗驗證，設計的差分傳輸系統可以實現SDIO信號遠距離傳輸，傳輸距離3 m，且穩定可靠。

圖5 SDIO差分傳輸系統實物

4 結 語

基于FPGA設計的SDIO差分遠傳系統可滿足SDIO安全模塊可靠性測試的需求，數據收發正常，各項功能測試正常，且可擴展16個通道，實現批量測試，有效降低了試驗成本。在不改變SDIO協議的情況下，可將主機端和從設備進行遠距離通信，具有一定的實用價值。