基于Arria10的高速Serdes接口設(shè)計(jì)

杜冰馨，吳海洲

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

10.3969/j.issn.1003-3114.2018.01.21

杜冰馨,吳海洲.基于Arria10的高速Serdes接口設(shè)計(jì)[J].無(wú)線電通信技術(shù),2018,44(1):99-102.

[DU Bingxin,WU Haizhou.Design of High-speed Serdes Interface Based on Arria10 [J].Radio Communications Technology,2018,44(1)：99-102.]

基于Arria10的高速Serdes接口設(shè)計(jì)

杜冰馨，吳海洲

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

隨著航天測(cè)控技術(shù)的飛速發(fā)展，系統(tǒng)傳輸速率成為了限制系統(tǒng)整體性能的關(guān)鍵因素之一。Serdes接口以其傳輸速率高、抗干擾能力強(qiáng)、功耗低等優(yōu)點(diǎn)，迅速成為高速傳輸接口發(fā)展的主流。針對(duì)串行鏈路速率及帶寬不斷提高的問(wèn)題，提出了一種基于Arria10 FPGA芯片的高速Serdes接口模塊的設(shè)計(jì)方案。通過(guò)板間的高速數(shù)據(jù)傳輸實(shí)驗(yàn)，使用Transceiver Toolkit驗(yàn)證了經(jīng)過(guò)PMA參數(shù)優(yōu)化后的單路10 Gbps的傳輸速率以及最高768 Gbps的總傳輸帶寬，解決了高速傳輸系統(tǒng)對(duì)傳輸帶寬要求高的問(wèn)題，為系統(tǒng)實(shí)現(xiàn)高速數(shù)字開(kāi)關(guān)矩陣的設(shè)計(jì)提供了技術(shù)支持。

高速Serdes接口；Arria10；Transceiver Toolkit；PMA參數(shù)；數(shù)字開(kāi)關(guān)矩陣

TN911

A

1003-3114(2018)01-99-4

發(fā)稿日期：2017-11-08

國(guó)家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)項(xiàng)目(2013AA122101)

DesignofHigh-speedSerdesInterfaceBasedonArria10

DU Bingxin,WU Haizhou

(The 54th Research Institute of CETC,Shijiazhuang 050081,China)

Nowadays,with the rapid development of TT&C technology,system transmission rate becomes one of the key factors that restrict the overall system performance.Furthermore,Serdes interface is quickly becoming the mainstream technology of transmission interface.It has the advantages of high transmission rate,strong anti-jamming capability and low power consumption.Considering the increasing of data rate and bandwidth of serial link,a design scheme of high-speed Serdes interface module based on Arria10 is proposed.The experiment of high-speed data transfer between boards validates,by using Transceiver Toolkit,a data rate of 10 Gbps per channel and a total bandwidth of 768 Gbps after optimizing the PMA parameters.The design and experiment results meet the requirement for wide bandwidth in high-speed transmission system and provide a technical support for the development of high-speed digital switch matrix.

high-speed Serdes interface；Arria10；Transceiver Toolkit；PMA parameter；digital switch matrix

0 引言

隨著通信測(cè)控系統(tǒng)的發(fā)展，系統(tǒng)對(duì)數(shù)字開(kāi)關(guān)矩陣的容量、傳輸速率、集成度等方面有了更高的要求。高速Serdes接口以其高帶寬、高速率的傳輸特點(diǎn)，迅速成為實(shí)現(xiàn)高性能數(shù)字開(kāi)關(guān)矩陣的一項(xiàng)關(guān)鍵技術(shù)[1-2]。Serdes接口芯片將低速并行信號(hào)轉(zhuǎn)換為高速串行LVDS信號(hào)通過(guò)串行鏈路進(jìn)行傳輸，同時(shí)也能將接收高速串行LVDS信號(hào)正確地轉(zhuǎn)換為低速并行信號(hào)[3-4]。

Lattice公司和ALTERA公司分別于2009年推出了內(nèi)嵌Serdes的FPGA產(chǎn)品[5-6]。隨后TI公司也研發(fā)出了系列Serdes接口芯片，如TLK2711A、TLK3101，文獻(xiàn)[7]提出了基于TLK2711的高速數(shù)據(jù)串行傳輸方案，TLK2711可支持的單對(duì)差分線最高傳輸速率為2.7 Gbps，最大傳輸帶寬為32.4 Gbps。2016年ALTERA公司又推出了內(nèi)嵌Serdes的Arria10系列FPGA，其收發(fā)器功耗低，具有高帶寬，高吞吐量和低延遲的傳輸性能[8]。

本文基于Arria10系列FPGA芯片設(shè)計(jì)了一種Serdes接口電路，單對(duì)差分線傳輸速率達(dá)到10 Gbps，96對(duì)差分線的最高有效傳輸帶寬可達(dá)768 Gbps。該接口電路具有VPX通用化設(shè)計(jì)標(biāo)準(zhǔn)，可實(shí)時(shí)重構(gòu)，為實(shí)現(xiàn)高性能數(shù)字開(kāi)關(guān)矩陣提供了技術(shù)支持。

1 Serdes接口電路總體架構(gòu)

高速Serdes接口電路設(shè)計(jì)方案的結(jié)構(gòu)框圖如圖1所示，它包含的主要模塊有：電源模塊、時(shí)鐘模塊、Serdes接口模塊、配置模塊和光模塊5部分組成。電源模塊為板上所有其他器件提供所需的各種電壓；Arria10系列10AX115U2F45型號(hào)FPGA為核心Serdes接口模塊；時(shí)鐘模塊為FPGA提供高精度的穩(wěn)定時(shí)鐘[9]；配置模塊用于對(duì)FPGA進(jìn)行配置；光模塊實(shí)現(xiàn)光電信號(hào)轉(zhuǎn)換，從而通過(guò)光纖與外部節(jié)點(diǎn)設(shè)備進(jìn)行光信號(hào)傳輸交換功能。

圖1 Serdes模塊總體架構(gòu)

2 Serdes模塊的設(shè)計(jì)

Serdes接口模塊的核心芯片為Arria10系列的10AX115U2F45型號(hào)FPGA，該芯片提供96條高速全雙工串行收發(fā)器通道，具有8B/10B編解碼器，在芯片到芯片收發(fā)和背板收發(fā)時(shí)，能支持的最高速率分別為15 Gbps和12.5 Gbps[10]。

整個(gè)Serdes接口模塊設(shè)計(jì)中的主要關(guān)鍵技術(shù)有：上電順序符合要求的電源電路設(shè)計(jì)、與外圍器件電平匹配電路設(shè)計(jì)、transceiver時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)以及高頻板PCB設(shè)計(jì)等4個(gè)方面的內(nèi)容。

2.1 電源設(shè)計(jì)

10AX115U2F45需要提供的電壓有：核電壓VCC +0.95V、外設(shè)電壓VCCP +0.95V、收發(fā)器發(fā)送模擬電壓VCCT_GXB +1.03V、收發(fā)器接收模擬電壓VCCR_GXB +1.03V、存儲(chǔ)配置電壓VCCERAM +0.95V、配置電壓VCCPGM +1.8V、IO電壓VCCIO +1.8V、PLL模擬電壓VCCA_PLL +1.8V、發(fā)送器緩存模擬電壓VCCH_GXB +1.8V以及IO預(yù)驅(qū)動(dòng)電壓VCCPT +1.8V[11]。各種電壓的上電和關(guān)電排序要求，將上述電源排序分為3個(gè)電源組。

第1組電壓為VCC、VCCP、VCCERAM、VCCT_GXB、VCCR_GXB；第2組電壓為VCCPT、VCCH_GXB、VCCA_PLL；第3組電壓為VCCPGM、VCCIO，第1組所有電源必須上電到最低0.81 V后第2組才能上電，第2組所有電源必須上電到最低1.62 V后第3組才能上電，且上電排序必須滿足標(biāo)準(zhǔn)或快速POR延遲時(shí)間[12]。本設(shè)計(jì)采用TI公司的電源監(jiān)視芯片TPS3808G09和TPS3808G18來(lái)控制電源模塊的上電順序，該芯片通過(guò)在相應(yīng)的引腳連接不同容值的電容可控制輸出加電控制信號(hào)的時(shí)間。

2.2 外圍電路電平匹配設(shè)計(jì)

10AX115U2F45的FPGA通用I/O的電平為1.8 V，本設(shè)計(jì)中FPGA主要外圍電路是光模塊，完成光電信號(hào)的轉(zhuǎn)換，從而通過(guò)光纖與外部設(shè)備進(jìn)行交互傳輸。光模塊的電平為3.3 V，因此需要橋接電平轉(zhuǎn)換芯片，本設(shè)計(jì)選用的是TI公司的SN74AVCB164245VR芯片完成的1.8 ～3 V的相互轉(zhuǎn)換[13]。

2.3 Transceiver發(fā)送器時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)

發(fā)送器時(shí)鐘網(wǎng)絡(luò)將時(shí)鐘從發(fā)送器PLL布線到發(fā)送器通道，它對(duì)發(fā)送器通道提供了串行器的高速串行時(shí)鐘和低速并行時(shí)鐘。10AX115U2F45發(fā)送器具有3種類型的發(fā)送器時(shí)鐘網(wǎng)絡(luò)，分別是x1時(shí)鐘線、x6時(shí)鐘線、xN時(shí)鐘線。其中，xN時(shí)鐘線可布線多個(gè)收發(fā)器bank中的收發(fā)器時(shí)鐘。xN時(shí)鐘網(wǎng)絡(luò)的最大通道跨度是包含驅(qū)動(dòng)PLL和主CGB的收發(fā)器bank向上的2個(gè)transceiver bank和向下的2個(gè)transceiver bank，即最多30個(gè)通道可共用一個(gè)綁定或非綁定的xN時(shí)鐘網(wǎng)絡(luò)[14]。

2.4 高頻板PCB設(shè)計(jì)

本設(shè)計(jì)中信號(hào)工作頻率為10 GHz，為典型的高頻/數(shù)字多層板結(jié)構(gòu)，這種典型結(jié)構(gòu)對(duì)于板材要求很高，建議選用介電常數(shù)相當(dāng)穩(wěn)定、損耗因子較低、耐熱特性更好的高頻板材，如RO4350、M6或TU-872等材質(zhì)。另外，高頻PCB完整性設(shè)計(jì)的關(guān)鍵是布局和布線[15]。進(jìn)行布局時(shí)應(yīng)綜合考慮散熱和傳輸線間的串?dāng)_等問(wèn)題，進(jìn)行布線時(shí)應(yīng)盡量使用較寬的走線，避免長(zhǎng)距離并行布線。

3 仿真實(shí)驗(yàn)

基于Arria10的高速Serdes接口電路板卡如圖2所示，內(nèi)嵌Serdes的Arria10 FPGA可將接收到的數(shù)據(jù)做后處理，也可作為高速信號(hào)切換的核心器件直接通過(guò)光纖將數(shù)據(jù)傳給節(jié)點(diǎn)設(shè)備。實(shí)驗(yàn)中，對(duì)板卡的高速Serdes接口進(jìn)行了8 Gbps、9 Gbps、10 Gbps三種速率的傳輸性能測(cè)試。為保證信號(hào)質(zhì)量，采用Quartus II的Transceiver Toolkit來(lái)優(yōu)化PMA參數(shù)，并對(duì)信號(hào)添加更完備的設(shè)置[16]。

圖2 基于Arria10的多路高速Serdes接口板卡

將工程導(dǎo)入并下載到FPGA中，Transceiver Toolkit會(huì)自動(dòng)生成一些共用一條收發(fā)通道的鏈路，我們也可以手動(dòng)建立或刪除收發(fā)器鏈路，如圖3所示。

圖3 收發(fā)器鏈路建立圖

設(shè)置測(cè)試碼型為PRBS31，當(dāng)VOD、Pre-emphasis、VGA、DC增益、Equalization、DFE等PMA參數(shù)未經(jīng)優(yōu)化調(diào)整，均為系統(tǒng)默認(rèn)值時(shí)，3種速率傳輸下的誤碼率情況比較如表1所示。

表1 默認(rèn)PMA參數(shù)下3種速率的誤碼率

速率8Gbps9Gbps10Gbps誤碼率(數(shù)量級(jí))10-1410-1110-8

由表1可知，當(dāng)速率為9 Gbps和10 Gbps時(shí)誤碼率較高，這說(shuō)明未經(jīng)優(yōu)化調(diào)整的PMA參數(shù)無(wú)法滿足傳輸性能的要求。為了提高傳輸性能，需要使用Transceiver Toolkit對(duì)PMA參數(shù)進(jìn)行優(yōu)化，從而補(bǔ)償信號(hào)在傳輸過(guò)程中的損耗。

速率為9 Gbps時(shí)，增大VGA參數(shù)值，可使誤碼率降低為10-14數(shù)量級(jí)。速率為10 Gbps時(shí)，僅優(yōu)化VGA參數(shù)值測(cè)得的誤碼率為10-11數(shù)量級(jí)。當(dāng)同時(shí)優(yōu)化VGA參數(shù)值、調(diào)整Equalization模式并開(kāi)啟DFE模式后，誤碼率明顯降低。

表2為PRBS31碼型在8 Gbps、9 Gbps、10 Gbps速率下PMA參數(shù)調(diào)整的對(duì)比表。根據(jù)上述傳輸實(shí)驗(yàn)可知，在PMA參數(shù)優(yōu)化的條件下，單對(duì)差分線可達(dá)到10 Gbps的傳輸速率，由于Arria10的Serdes接口包含了8B/10B編解碼模塊，因此單對(duì)差分線的最高有效傳輸帶寬為8 Gbps。當(dāng)96對(duì)差分線同時(shí)進(jìn)行信號(hào)傳輸時(shí)，最高有效傳輸帶寬可達(dá)768 Gbps，實(shí)現(xiàn)了Serdes接口高帶寬的傳輸特性。

表2 3種速率下PMA參數(shù)調(diào)整表

PMA參數(shù)速率8Gbps9Gbps10GbpsVOD313131Pre?emphasis默認(rèn)值默認(rèn)值默認(rèn)值VGA默認(rèn)值77DC增益默認(rèn)值默認(rèn)值2Equalization模式高速率模式高速率模式高增益模式DFE未開(kāi)啟未開(kāi)啟自適應(yīng)

圖4為測(cè)試碼型PRBS31、速率為10 Gbps，且PMA參數(shù)經(jīng)過(guò)優(yōu)化后的數(shù)據(jù)傳輸特性結(jié)果圖，圖右側(cè)的Checker選項(xiàng)可觀測(cè)到測(cè)試碼個(gè)數(shù)為1.127 5×1014，誤碼個(gè)數(shù)為0。

圖4 PBRS31 10 Gbps誤碼率測(cè)試圖

4 結(jié)束語(yǔ)

基于ALTERA公司推出的Arria10芯片設(shè)計(jì)了一種新型高性能的高速Serdes接口電路，并對(duì)8 Gbps、9 Gbps、10 Gbps信號(hào)的傳輸特性進(jìn)行了測(cè)試分析。該Serdes接口電路性能優(yōu)良，可以滿足傳輸速率更高、帶寬更寬的要求。該板卡設(shè)計(jì)可實(shí)現(xiàn)數(shù)字開(kāi)關(guān)矩陣的功能，其VPX通用標(biāo)準(zhǔn)設(shè)計(jì)在未來(lái)可重構(gòu)系統(tǒng)平臺(tái)中扮演重要的橋梁角色，為測(cè)控、現(xiàn)代無(wú)線通信、電子對(duì)抗等多個(gè)領(lǐng)域信號(hào)切換傳輸與分配提供了技術(shù)支撐。

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杜冰馨(1988—)，女，碩士，工程師，主要研究方向：航天測(cè)控、陣列信號(hào)處理；

吳海洲(1977—)，男，博士，高級(jí)工程師，主要研究方向：航天測(cè)控、陣列信號(hào)處理。