器件集成電路單粒子效應概論

張鑫

摘 要：文章主要寫的是芯片存儲電路單粒子效應概論，對單粒子效應增加穩定性的方法在芯片存儲電路中產生的效應及解決方法進行了調研，外部強磁環境中的高能粒子入射半導體材料時，其軌跡上淀積的電荷將被敏感節點收集，引發單粒子效應。文章針對單粒子效應對電信號的危害，從單粒子效應的建模進行了深入探究。文章主要對一些新型的解決方法給予論述：（1）SEU加固的存儲單元結構。（2）電荷共享收集以及對存儲單元的影響。完成了從邏輯設計、版圖設計以及投片的完整流程。

關鍵詞：單粒子翻轉；單粒子瞬態；絕緣體上硅；抗輻照加固

中圖分類號：TN40 文獻標志碼：A 文章編號：2095-2945（2018）30-0011-02

Abstract： This paper mainly describes the introduction of single event effect in chip memory circuit， and investigates the effect and solution of single event effect in chip memory circuit to increase the stability of single event effect. When the high energy particles in the external strong magnetic environment are incident on the semiconductor material， the charge deposited on the track will be collected by the sensitive node， which will cause the single event effect. Aiming at the harm of single event effect to electrical signal， this paper makes a deep research from the modeling of single event effect. The paper mainly discusses some new solutions： （1） Memory cell structure strengthened by SEU； and （2） Charge-sharing collection and its effect on memory cells， in order to complete the complete process of logical design， layout design and casting.

Keywords： single event upset； single event transient； silicon on insulator； radiation hardening

引言

由于長期探索宇宙，因其環境比較特殊，具有很強的磁場，進而使得對于集成電路有了更高的要求。未來的探索宇宙的過程中，建設空間站對于集成電路的壽命和抗輻射能力的要求會更高。隨著存儲電路集成度越來越精密，寄生電容電阻也在增加，因此存儲電路的可靠性和性能也有了更加精確的要求。由于探索宇宙的地方不同，對集成電路的輻射就不同，對集成電路的性能要求也就不同。

1 單粒子效應的改善方法

芯片存儲電路的穩定性SRAM存儲單元通常是電阻進行穩定，就是在存儲單元增加兩個解耦電阻，增大翻轉需求的能量，圖1（a）。這種方法有著很多不可靠因素，例如：寫入time增加、工藝復雜度在不同程度上提升、在芯片運行過程中產生的熱量對電阻的精度造成很大的影響。如圖1（b）Rockett改進了上述解決存儲電路穩定性技術，在解耦電阻上并聯低阻抗開關，寫入時低阻抗開關關閉，從而使得其直連，這樣就減小了該技術方法對寫入速度的影響。

因數字邏輯軟錯誤頻率曲線不斷攀升，數字邏輯穩定性也備受本行業的關注。由于數字邏輯的樣式千變萬化，并且很難判斷時鐘信號和正常信號，使得解決組合邏輯的穩定性的方法受到各種阻礙。雖然TMR技術能起到一定的電荷穩定水平，卻不能避免攝像機中由于外界環境的輻射造成時鐘信號錯誤。也可以適當將晶體管的尺寸增加，給門電路的增加一定的驅動電路，這樣對存儲芯片也對芯片電荷額穩定性有一定的作用。

存儲芯片電路中的電荷改變是現在必須解決的一種單粒子效應。先前電荷改變的穩定性主要是靠對電子吸附能力較弱的材料和較先進的制造方法，從而減少粒子入射時電荷的本身的電離與其他寄生電容對電荷的收集量。上述方法需要維護防止電子被輻射的工藝線，由于抗輻射芯片的出貨量非常小、工藝線設備維護成本較高、自身生產難度較為困難。另外，抗輻射工藝線很難媲美普通商用工藝，溝道長度一般較商用工藝落后三到四代，從而降低了抗輻射電路的生產速度，降低了集成度，提高了能量損耗。本文的主要思想是在商用工藝的基礎上，從電路和布局的設計上重新走開發路線，從而降低集成芯片存儲電路在電荷能量的易吸附性。本文的方法也可以使用比較成熟的互補金屬氧化物半導體集成工藝，降低了抗輻射芯片的成本，另外還可以提高芯片的性能和集成度，降低芯片本身的功耗。

芯片存儲電路穩定性設計的關鍵是利用對寄生電容電荷采集影響不大的節點和非常合理的芯片IC設計，避免數字信號轉到單個存儲單元。如果NMOS管的襯底很小，則襯底內電場從漏極指向基極。當帶電量較大的電荷入射時，會產生從漏極到基極的電流，使漏極超過一定的負荷，使得兩端的電壓差不超過額定誤差，因此不會因擊穿而產生單個粒子效應。相反，如果NMOS管在正常情況下的襯底非常寬，則漏極基體內置磁場強度增加，但是磁場方向不變。當帶電量較大的電荷入射時，從基極到襯底的電勢增加，導致漏極電荷能量過大，使得芯片存儲電路發生單粒子效應。同樣，PMOS管的漏極在帶電量較大的電荷入射時下不會發生逆轉，但帶電量較小的電荷入射時會產生單粒子效應。

在底層電路設計中，各種穩定性較強的存儲單元都是用了與圖2或類似的穩定結構來降低電平其影響區域單元。其中M1和M3襯底較寬，主要是為了防止各MOS管之間的輸出結果相互獨立，造成輸出結果不穩定；M2和M4是兩個襯底較小的分壓管。如圖2中晶體管連接結構以及電路特性，IN發生改變，M2管由于IN發生改變造成晶體管導通，但是其驅動能力過小而不足以影響OUT的輸出結果。M4管由于IN發生改變造成晶體管導通，OUT的輸出因其影響的能力不夠而不發生變化。如果OUT發生改變，M1管關斷，不會改變OUT的狀態，而M4管則會使得OUT變成低電壓。OUT所連接的M2和M1的漏極不能產生反向偏置，不能達到敏感節點條件，因而不會發生OUT不會改變。

2 結束語

通過對大量文獻以及數字模擬仿真結果進行分析，對當前單粒子效應解決辦法總結如下：（1）因為保護漏極通過加固的存儲電路的漏極與附加電極之間的襯底層較薄，二者電勢透過襯底層連接在一起，導致器件工作時的特性曲線不能媲美常規MOS管，因此該MOS管就不太適合作為常規MOS管使用；（2）發生單粒子效應后，不論是90度入射還是不確定角度射，保護漏的穩定性結構的漏極所吸收電荷要多于常規MOS管。原因是輔助電極電壓對漏極電壓的影響使得漏極電壓降低，增加了漏極收集電荷的區域，從而使得單粒子效應發生的概率增加。而電壓的相對提高也使得電荷收集的速率有所提升；（3）保護漏穩定性結構比常規MOS管所收集多的電荷時間段在單粒子效應產生漏極電流脈沖達到極點之后；（4）七級反向器鏈終端

脈沖寬度具有一定降低單粒子效應的能力，保護漏穩定性結構具有一定的能力。這是因為漏極上升的電壓使得電子吸附能力對于電荷吸附能力要更高，所以反向器鏈脈沖寬度較短的時間段在電流脈沖和電荷收集量均較高的情況下；（5）經典的保護漏穩定性結構已經不再適用基于更高

集成度及工藝節點要求較高的半導體器件。

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