機內(nèi)測試技術與虛警抑制策略研究綜述

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(海軍工程大學 電氣工程學院，武漢 430033)

0 引言

進入21世紀，科技飛速發(fā)展，大量高新技術不斷涌入軍事領域，武器性能大幅度提高，系統(tǒng)的結構越來越復雜的同時對武器裝備故障檢測和維修保障需求急劇增加，極大的促進了機內(nèi)測試(built-in test，BIT)技術的發(fā)展，也對機內(nèi)測試系統(tǒng)的可靠性、安全性、穩(wěn)定性以及故障檢測與診斷能力提出了更高的要求。國防工業(yè)、電子設備、航空航天等測試性設計領域同樣面臨上述共性問題，而先進的測試性技術又是解決問題的關鍵。

系統(tǒng)的測試性(Testability)是指系統(tǒng)或設備本身所具有的便于監(jiān)控其狀態(tài)和進行故障診斷的一種設計特性，根據(jù)測試的位置不同，可將測試性設計主要分為外部自動測試(ATE)和機內(nèi)測試兩種，ATE主要是指通過外部測試儀器、工具等對系統(tǒng)進行故障檢測和隔離，具有測試成本高，噪聲干擾大燈缺點。機內(nèi)測試又叫嵌入式測試，是指系統(tǒng)或設備能夠完自己成對系統(tǒng)、組件或功能模塊的狀態(tài)檢測、故障診斷以及性能測試[1-2]。具有檢測效率高，診斷成本低，便于對復雜系統(tǒng)進行整體設計或分系統(tǒng)設計等優(yōu)點，是針對軍用裝備等安全關鍵系統(tǒng)的狀態(tài)檢測、故障診斷與隔離的一種重要技術手段。

BIT技術發(fā)展大致經(jīng)歷了3個階段，第一階段主要是根據(jù)相關經(jīng)驗、設計指南等，按照電路系統(tǒng)的相關要求，通過在電路內(nèi)部增加一定的測試電路實現(xiàn)BIT ；第二階段主要是針對高度集成的電路板、芯片、計算機等，提出了BIT體系結構設計技術和邊界掃描技術，例如國外洛克希德·馬丁公司提出了一種多層次BIT體系結構，已成為目前BIT結構設計的主流；第三階段智能BIT成為發(fā)展趨勢。針對BIT技術在應用中存在診斷能力較差、虛警率較高的問題，美國科學家于20世紀80年代后期將神經(jīng)網(wǎng)絡、專家系統(tǒng)、模糊邏輯等智能理論和方法應用于BIT故障診斷中，以解決BIT虛警問題并取得了一定的成果。我國BIT技術雖然起步較晚，但也取得了一定的研究成果。國防科技大學在“九五”期間深入研究了邊界掃描機內(nèi)測試技術，建立了智能BIT的理論框架和體系結構，提出了基于邊界掃描的智能BIT結構和故障診斷方法；電子科技大學提出了基于CAN總線的復雜電子系統(tǒng)BIT技術方案，對BIT和ATE相結合的綜合測試系統(tǒng)進行了預先研究；航天測控開發(fā)技術有限公司提出了基于邊界掃描和BIST(Built-In Self-Test)相結合的電路板測試方法，研究了邊界掃描技術在電路板測試性設計中的應用等。當前，我國已將測試性設計作為武器裝備研發(fā)過程中必不可少的一個環(huán)節(jié)，隨著國家的重視和研究的深入，BIT技術在不同領域的應用研究必將引起國內(nèi)外學者的廣泛關注。

本文在對BIT技術國內(nèi)外研究現(xiàn)狀總結歸納的基礎上，介紹了BIT的定義及其優(yōu)點。對幾種典型的BIT技術的原理進行了詳細論述，包括邊界掃描BIT技術、模擬BIT技術、環(huán)繞BIT技術和冗余BIT技術。總結了BIT虛警抑制策略當前的研究熱點和關鍵技術，討論了BIT未來的發(fā)展趨勢，期望能為BIT技術和虛警抑制策略的深入研究提供一定的參考。

1 典型BIT技術

BIT技術具有多種分類方法，根據(jù)實現(xiàn)手段的不同，主要可以分為邊界掃描BIT技術、模擬BIT技術、環(huán)繞BIT技術以及冗余BIT技術等。按照被測對象的不同又可以分為RAM測試技術、ROM測試技術、CPU測試技術、A/D和D/A測試技術等。

1.1 邊界掃描BIT技術

邊界掃描技術是一種擴展BIT技術，通過減少外部測試電路的要求來改善測試性。其原理結構如圖1所示。在CUT輸入和輸出端添加觸發(fā)器FF，并由這個觸發(fā)器構成一個移位寄存器。在測試控制電路的控制下對輸入數(shù)據(jù)TDI，時鐘信號TCK，復位信號TRST，測試方式TMS以及輸出數(shù)據(jù)TDO進行狀態(tài)監(jiān)控，故障診斷和隔離等，完成對被測對象的BIT測試。由于BIT電路位于芯片內(nèi)部，因此不需要額外的硬件，通過寄存器移位控制，可以將測試數(shù)據(jù)施加到芯片的輸入端，實現(xiàn)對芯片核心的邏輯測試。除此之外可以將系統(tǒng)中所有邊界掃描鏈連接成一個系統(tǒng)級的掃描鏈，大大降低測試端口的數(shù)量，提高系統(tǒng)的穩(wěn)定性。但是隨著掃描鏈的增加，測試模式也愈加復雜，需要編寫復雜的程序控制邊界掃描BIT的運行。

圖1 邊界掃描BIT原理圖

1.2 模擬BIT技術

根據(jù)比較器輸入信號的不同，模擬BIT可以分為比較器法和電壓求和法。比較器法是指將輸出電壓經(jīng)放大器放大后與參考信號比較，根據(jù)比較器輸出的信號生成觸發(fā)信號，控制開關的通斷，該方法比較適用于檢測單個電壓信號。電壓求合法是指用運算放大器將多個電平疊加起來，然后將求和的結果反饋到窗口比較器與參考信號進行比較，再根據(jù)比較器的輸出生成觸發(fā)信號，該方法比較適合與監(jiān)測一組電源的供電電壓。其原理結構圖如圖2所示。當求和后的電壓超出窗口電壓范圍，比較器輸出低電平，觸發(fā)器不通過信號；當求和后的電壓在窗口電壓范圍之內(nèi)，比較器輸出高電平，觸發(fā)器處于導通狀態(tài)。

圖2 模擬BIT原理結構圖

模擬BIT是一種并行測試技術，它的優(yōu)點在于不占用系統(tǒng)的運行時間，并且在正常操作的任何時刻都可以進行故障檢測，同時大大降低了BIT電路對CUT負載的影響。但由于采用電壓求和監(jiān)控，對單個電壓是否符合規(guī)范要求的檢驗能力有所降低，隨著測試電壓通道的增多，所需要測試精度也越高。

1.3 環(huán)繞BIT技術

根據(jù)輸入檢測信號的不同，環(huán)繞BIT可以采用數(shù)字環(huán)繞、模擬環(huán)繞、數(shù)字模擬環(huán)繞3種不同的方法實現(xiàn)，其典型電路原理結構如圖3所示。

圖3 基于不同輸入的典型拓撲結構

數(shù)字環(huán)繞BIT是一種非并行BIT技術，除了本身具有的硬件和軟件外，還特別需要被測電路提供微處理器、數(shù)字輸入、數(shù)字輸出等器件。由圖3(a)可以看出在被測電路的總線上增加了輸入緩存、輸出緩存和相應的數(shù)字開關。微處理器從總線上接受測試初始化信號，同時斷開輸入輸出緩存。并從輸出器件中讀取相應的數(shù)據(jù)與存儲器中保存的期望數(shù)據(jù)相比較，如果不匹配，則測試不通過。數(shù)字環(huán)繞BIT只需要很少的硬件就可以進行測試，因此很方便實現(xiàn)，此外，該技術還可以和微處理器聯(lián)合使用。但該技術只能測試數(shù)字信號，不能對模擬信號進行測試，如果接口復雜，則需要大量的ROM保存測試數(shù)據(jù)。當輸入信號是模擬信號時，可以將數(shù)字開關換成模擬開關，在模擬開關和微處理器之間分別連接一個A/D和D/A轉換器，如圖3(b)所示。由于在模擬開關與微處理器之間增加了A/D、D/A模塊，因此可以對模擬信號進行測試，但由于被測系統(tǒng)包含了許多A/D/D/A模塊，增加了硬件的成本和對ROM存儲容量的需求。為了能夠同時測試數(shù)字信號和模擬信號，工程技術人員提出了如圖3(c)所示的模擬數(shù)字混合環(huán)繞BIT技術，通過在微處理器上增加I/O借口，實在對數(shù)字、模擬信號的同時測試，減少了存儲測試固件的數(shù)量，提高了測試效率，因此在集成電路測試領域備受關注。

1.4 冗余BIT技術

冗余BIT系統(tǒng)通過對各個余度信號進行比較，實現(xiàn)對余通道的故障在線監(jiān)測。根據(jù)監(jiān)測余度通道的個數(shù)，冗余BIT可以分為四余度BIT系統(tǒng)、三余度BIT系統(tǒng)和二余度BIT系統(tǒng)。不同余度的BIT系統(tǒng)具有不同的比較表決策略，如表1所示。

表1 二余度比較表決策略

在二余度BIT系統(tǒng)中，如表1所示，采用雙通道比較實現(xiàn)故障檢測，通過做差與門限值ε進行比較，確定系統(tǒng)是否存在故障，進一步測試可以將故障定位到S1和S2。

在三余度BIT系統(tǒng)中，如表2所示，S1代表最大值，S2代表中值，S3代表最小值，采用中值比較可以實現(xiàn)故障檢測，將故障定位到S1，S2，S3。

在四余度系統(tǒng)BIT系統(tǒng)中，如表3所示，S1代表最大值，S2代表次大值，S3代表次小值，S4代表最小值，通過兩兩差值與門限值ε進行比較，可以將故障定位到S1，S2，S3和S4上。

表2 三余度比較表決策略

表3 四余度比較表決策略

2 BIT虛警

在BIT發(fā)展過程中，虛警始終困擾著其發(fā)展和應用。根據(jù)美軍的統(tǒng)計數(shù)據(jù)顯示，美軍裝備BIT在使用過程中最突出的問題就是虛警率高，故障檢測率低。虛警問題大大降低了士兵對裝備BIT信心，造成了人力、物力的損失，嚴重影響了戰(zhàn)時裝備的完好性、可用性和安全性，直接阻礙了BIT的應用和推廣。

根據(jù)美軍標MIL-STD-2165，虛警的定義為BIT或其他測試模塊指示被測單元有故障，而實際上該單元不存在故障的情況；我國GJB3385-98定義虛警為機內(nèi)測試(BIT)或其他監(jiān)測電路指示有故障而實際不存在故障的的現(xiàn)象。按照虛警的故障類型，可以將BIT虛警分為兩類，BIT虛警可以分為Ⅰ類虛警和Ⅱ 類虛警，所謂Ⅰ類虛警是指檢測有故障但指出了錯誤的故障單元，所謂Ⅱ 類虛警是指無故障報有故障。

綜合分析當前國內(nèi)外虛警研究現(xiàn)狀，在系統(tǒng)BIT的設計、生產(chǎn)和運行階段均有可能導致虛警，其中又以設計階段為主，主要體現(xiàn)在：隨著系統(tǒng)復雜度和集成度的提高，裝備系統(tǒng)各模塊之間的關聯(lián)和耦合程度越來越高，一個模塊出現(xiàn)故障時，與其耦合的模塊也表現(xiàn)出相似的故障征兆，導致判斷錯誤，進而產(chǎn)生虛警。

2.1 BIT設計階段產(chǎn)生虛警

測試性設計的一般流程如圖4所示，首先根據(jù)被測對象的維修方案、故障模式及影響分析、BIT設計指標等結果對被測對象那進行測試性層次劃分，使故障能夠定位到現(xiàn)場可更換單元，通過建立測試性模型，采用TEAMS或EXPRESS等測試工具對被測對象進行測試點的選擇，最后分析判斷所選取的測試點和測試信號的類型是否滿足測試性指標要求，如不滿足，則從新進行測試性設計。

因此，從裝備BIT整個設計過程來看，在對被測設備或系統(tǒng)進行測試性設計時有很多種因素均可能導致虛警產(chǎn)生，例如系統(tǒng)維修方案不合理；系統(tǒng)的故障模式及影響分析結果不準確；系統(tǒng)的測試性指標設置不恰當?shù)龋@些都會導致對系統(tǒng)的層次劃分出現(xiàn)問題，造成故障定位錯誤，產(chǎn)生Ⅰ類虛警，同時還會嚴重影響測試信號類型和測試點的選取，對狀態(tài)監(jiān)測、故障診斷等過程提供錯誤的數(shù)據(jù)信息，造成Ⅱ 類虛警的產(chǎn)生。常規(guī)BIT設計中往往采用基于硬件實現(xiàn)的固定閥值瞬態(tài)判決算法，閥值的選取設計不恰當，故障診斷算法不合適等均可能在被測對象出現(xiàn)間歇性瞬態(tài)故障時出現(xiàn)虛警。

圖4 BIT一般設計流程圖

2.2 BIT生產(chǎn)階段產(chǎn)生虛警

選取的元器件質(zhì)量不高、生產(chǎn)工藝存在缺陷、不同批次原材料性能不統(tǒng)一等情況，往往導致設備使用過程中的間歇故障留下安全隱患，出現(xiàn)虛警。

2.3 BIT運行階段產(chǎn)生虛警

BIT運行過程中產(chǎn)生虛警的主要因素包括外部環(huán)境干擾和人為操作原因。

現(xiàn)代武器裝備性能越來越強，體積越來越小，這與采用了先進的電力電子技術密切相關，大量電力電子元器件的集成應用組成了一個極其復雜的系統(tǒng)，在運行過程中極易受到外部或BIT自身電磁環(huán)境的干擾導致虛警。例如文獻[3]在研究多電飛機BIT系統(tǒng)虛警問題時發(fā)現(xiàn)感性負載在開路時會在回路中產(chǎn)生虛假高頻信號，導致BIT檢測設備輸出異常，產(chǎn)生虛警。文獻[4]指出溫度、濕度、振動等時間應力等對武器裝備或BIT系統(tǒng)的性能影響，使被測對象容易出現(xiàn)間歇性故障導致虛警。

除此之外，操作人員不按照BIT規(guī)定的操作流程進行測試和運行，也是導致虛警的一個重要因素。

3 BIT虛警抑制策略

3.1 常規(guī)BIT虛警抑制策略

以往國內(nèi)測試性設計的研究熱點主要集中在如何實現(xiàn)被測試對象的BIT設計，而較少的關注因BIT 設計不合理導致的虛警問題。導致最后設計的BIT系統(tǒng)可靠度不高，難以應用到武器裝備中去。進入21世紀，國內(nèi)外研究人員逐漸意識到虛警的危害性和抑制虛警的重要性，開始在BIT設計階段就考慮測試系統(tǒng)的虛警抑制問題，取得了一定的研究成果。例如針對測試性容差值難以準確確定的問題，通過加入延時門限值和自適應門限值的方式降低虛警率；針對故障指示與報警不準導致的虛警，通過采用重復測試法或延時表決法等他來降低虛警率。文獻[5]建立了系統(tǒng)BIT虛警的概率模型，該模型能在一定程度上識別間歇故障導致的系統(tǒng)級BIT虛警。文獻[6]指出BIT虛警抑制技術主要圍繞系統(tǒng)建模與仿真、BIT軟件設計、BIT硬件設計、智能BIT等幾個方面展開研究。

常規(guī)系統(tǒng)BIT虛警抑制技術主要是從BIT檢測、BIT診斷和BIT決策3個角度進行系統(tǒng)BIT虛警抑制設計，具有原理簡單，容易實現(xiàn)，普遍適用等優(yōu)勢，但也存在著測試性容差門限值難以確定，處理短時瞬態(tài)故障以及系統(tǒng)間歇性故障效果不明顯等缺點。

3.2 基于信息處理的BIT三層虛警抑制策略

機電系統(tǒng)具有工況多變、工作環(huán)境復雜、狀態(tài)信息獲取困難、故障模式具有較大的模糊性和不確定性等特點，使系統(tǒng)BIT虛警問題更加復雜困難。為了解決復雜系統(tǒng)BIT虛警問題，根據(jù)BIT信息處理流程，國防科技大學從基于故障征兆的角度，提出了基于信息處理流程的三層虛警抑制技術；從基于系統(tǒng)模型的監(jiān)控診斷的角度，提出了基于魯棒故障診斷BIT虛警抑制的原理和方法；從基于時間應力的角度，提出了基于時間應力分析的虛警抑制原理和技術方法。復雜系統(tǒng)BIT信息處理和建模過程如圖5所示。

圖5 BIT信息處理及建模流程

3.2.1 傳感層虛警抑制策略

傳感器技術是機電系統(tǒng)測試性設計的基礎，是機電數(shù)據(jù)獲取的源頭，直接決定了獲取數(shù)據(jù)的準確定。因此如果傳感層出現(xiàn)了問題，必將導致后續(xù)的特征提取和故障診斷出現(xiàn)錯誤，從而導致虛警。文獻[7]對導致傳感層BIT產(chǎn)生虛警的機理進行了深入分析，總結出傳感層出現(xiàn)虛警的主要原因有：傳感器的選型和布局不合理，外部環(huán)境對傳感器的數(shù)據(jù)采集產(chǎn)生干擾，傳感器的性能降低等。具體表現(xiàn)為：信號畸變、信號缺失、信號干擾等。

針對上述傳感層導致機電系統(tǒng)BIT虛警的原因，文獻[8]提出采用傳感器數(shù)據(jù)證實技術和傳感器優(yōu)化設計技術來解決傳感層工作異常、傳感器布局不合理等問題。根據(jù)冗余模型構建方法的不同，可將傳感器數(shù)據(jù)證實技術分為基于直接冗余的證實方法和基于分析冗余的證實方法。基于直接冗余的數(shù)據(jù)證實方法是利用多個傳感器對同一變量進行檢測，并將測試值進行比較，但由于該方法使用了較多的硬件，其成本較高。基于分析冗余的方法則是通過動態(tài)微分方程或數(shù)據(jù)經(jīng)驗構建多個變量之間的關聯(lián)模型，通過關聯(lián)模型分析傳感器數(shù)據(jù)的準確性，該技術的主要難點在于模型的構建。傳感器優(yōu)化設計技術則首先根據(jù)被測系統(tǒng)的模型，確定測試變量的類型和測試點的位置，然后在充分了解各個廠家傳感器性能結構的前提下，對備選傳感器的性能、成本、可靠性等進行綜合考慮， 傳感器的一般優(yōu)選流程如圖6所示。

圖6 機電BIT傳感器優(yōu)選一般流程

3.2.2 特征層虛警抑制策略

機電BIT特征層的主要作用是生成故障特征量，提供給診斷決策層進行故障診斷。一般來說要求故障特征量與故障狀態(tài)具有強關聯(lián)性，相關性越強，則故障診斷精度越高。若系統(tǒng)特征量的生成和選擇不準確，則會導致虛警的產(chǎn)生，具體表現(xiàn)為特征量與故障狀態(tài)關聯(lián)性不強，不能一一對應、噪聲干擾和不靈敏等。文獻[9]通過深入的研究分析，對特征層BIT虛警抑制策略進行了歸納總結。通過采用濾波的方式解決噪聲干擾產(chǎn)生的虛警；通過采取高階統(tǒng)計量、小波變換等數(shù)學工具解決特征信號提取不準的問題；通過采用特征選擇技術選擇出對狀態(tài)靈敏的特征量；通過采用統(tǒng)計特征值進行狀態(tài)判斷解決信號瞬態(tài)變化產(chǎn)生的虛警問題。這些方法和技術手段經(jīng)過實踐檢驗表明，在降低特征層虛警方面具有一定的效果。

3.2.3 診斷決策層虛警抑制策略

機電BIT診斷決策層主要利用設備狀態(tài)的特征信息，對系統(tǒng)的運行狀態(tài)進行辨識，并對故障模式、故障位置、故障發(fā)生時間和故障幅度進行決策。目前常用的決策層BIT診斷方法有基于信號閥值的診斷方法和基于模型的診斷方法。對于基于信號閥值的診斷分析方法，閥值的確定決定了該方法的診斷能力；而對于基于模型的診斷方法，其診斷能力主要體現(xiàn)在所構建診斷模型的精確性上。文獻[10]對導致診斷決策層BIT虛警的原因進行了分析，總結出虛警主要來源于兩個方面：(1)從傳感層和特征層傳遞過來的數(shù)據(jù)問題；(2)在診斷決策過程中，由于決策模型與使用工況不匹配、決策方法不當、間歇、瞬態(tài)的存在及影響等原因，造成決策失誤，從而產(chǎn)生虛警。針對BIT診斷能力不住導致的虛警，可以根據(jù)機電系統(tǒng)FMEA分析(測試重要度和危害度)確定測試容差，采用延遲判決或兩次表決的診斷方式，在一定程度上可以減少虛警。針對間歇性故障導致的虛警，可以采用智能診斷方法，提高機電系統(tǒng)BIT的診斷能力。

3.3 基于魯棒故障診斷虛警抑制策略

在電機控制領域，通常采用基于模型的測試性設計方法。由于軟件的理想性，對被測試對象進行建模時往往忽略一些干擾和噪聲，難以建立精確地數(shù)學模型，因此模型與實物之間不可避免的存在偏差，進而導致虛警，主要表現(xiàn)在魯棒殘差對故障不敏感。文獻[9]經(jīng)過深入的研究分析，提出了魯棒殘差生成法和魯棒診斷決策法兩種虛警抑制策略。魯棒殘差生成法的主要思想是將各種不確定因素作為系統(tǒng)的未知輸入，采用具有魯棒性能的觀測器來生成系統(tǒng)殘差，該殘差對各種不確定或干擾因素不敏感，而對故障保持敏感。魯棒診斷決策的主要思想是通過設置故障閥值等決策規(guī)則，對殘差進行合適的評價，從而在不確定因素的影響下得到對故障狀態(tài)的準確判斷。

3.4 基于時間應力分析的虛警抑制策略

時間應力包括環(huán)境應力和工作應力兩種，主要是指設備在生成、運輸、使用等過程中受到的各種應力的總和，主要有溫度應力、振動應力、濕度應力和電應力等。根據(jù)美國軍對某型裝備故障分析調(diào)查結果顯示，損壞或發(fā)生故障的設備中，52%由時間應力因素引起，可見，研究如何降低時間應力導致的虛警問題具有重要的研究意義。國防科學技術大學在總結國內(nèi)外研究現(xiàn)狀的基礎上，對時間應力的作用機理進行了深入分析，取得了一定的研究成果。文獻[10]通過分析時間應力誘發(fā)故障和BIT虛警的機理及規(guī)律，建立時間應力與BIT虛警的關聯(lián)模型，提出了基于時間應力分析的虛警控制策略，在一定程度上降低了虛警率。采用基于SVM的關聯(lián)模型閥值優(yōu)化選取法確定虛警應力邊界和故障應力極限閥值，進而可以識別由時間應力因素造成的虛警。但是該方法只考慮設備的瞬態(tài)時間應力信息，容易在關聯(lián)區(qū)域內(nèi)造成故障漏檢，關聯(lián)區(qū)域外虛警不能識別等問題。針對上述情況，通過將核主元分析和模糊聚類分析方法結合引入，構建基于KPCCA-HMM的虛警識別決策模型，解決關聯(lián)區(qū)域外虛警不易識別的問題。基于時間應力分析的虛警總體技術路線如圖7所示。

圖7 基于時間應力分析的虛警識別總體技術路線

4 研究展望

BIT技術普遍存在故障檢測率、故障隔離率不高，存在虛警，易受外界環(huán)境干擾等問題，嚴重阻礙了BIT技術的發(fā)展和應用，對如何提高BIT的可靠性，降低虛警，具有重要的研究意義，也具有非常廣闊的研究空間和應用前景。

BIT最初主要應用于集成度較高的電子技術領域和航空航天領域，將BIT引入機電領域提高了機電系統(tǒng)的可靠性和安全性，對怎樣在不增大機電設備體積和效率的基礎上將BIT系統(tǒng)嵌入其中，具有極大的工程意義，是需要長期努力的研究課題。

目前針對系統(tǒng)BIT虛警抑制技術研究主要來自于理論分析，而在工程實踐中所應用的案例較少，因此針對系統(tǒng)BIT虛警機理還需要更加全面、深入地分析研究；某些方法不具有通用性，對一些特性系統(tǒng)效果不理想，值得進一步研究。雖然目前系統(tǒng)機內(nèi)測試虛警抑制技術只處于初級階段，還有很多理論和實際問題需要突破，但是該項研究已進入快速發(fā)展時期。隨著智能理論的發(fā)展，相信在廣大科技工作者的努力下，系統(tǒng)BIT虛警抑制技術必將擁有非常廣闊的應用前景[11-39]。