一種高精度可延時同步脈沖產生系統

李軍 虎雷 李永明 李圣安

摘要：超寬譜功率源合成需要精確控制各個源的相位，傳統的移相器無法實現在超寬頻帶內精確控制移相，為了滿足功率源合成的要求，本文設計了一種高精度可延時同步脈沖產生系統，該系統主要是基于FPGA和數控延遲芯片設計實現的，其信號同步和時間延遲精度優于100ps。

關鍵詞：同步脈沖；延時控制；數控延遲；功率源合成

中圖分類號：TN76 文獻標識碼：A 文章編號：1007-9416（2018）07-0182-03

1 前言

為了將多個超寬譜高功率源的功率合成在一起，必須能精確控制各個源的相位，更準確地說，必須精確控制每個源與其相鄰源在時間上高精度同步。然而傳統的鐵氧體移相器、機械式移相器在面對超寬譜信號時，無法實現精確移相功能，更無法實現信號的高精度時間同步和延遲控制。為了滿足超寬譜功率源合成的要求，本文基于FPGA和數控延遲芯片設計了一種可以高精度控制延時的同步脈沖產生系統，該系統可以將信號同步和時間延遲精度控制在100ps內。

2 系統組成及原理

2.1 系統組成

高精度可延時同步脈沖產生系統是實現超寬譜高功率合成的關鍵技術之一，其主要功能是產生多路超低抖動、時基同步的控制脈沖信號，用于觸發激勵源產生高功率信號，并通過控制延遲時間，使得多路高功率信號在天線端保持同步。高精度可延時同步脈沖產生系統主要由同步管理模塊、時鐘產生模塊、脈沖產生模塊、時間延遲模塊、時間測量模塊和電源等模塊組成，如圖1所示。

2.2 系統工作流程及原理

高精度可延時同步脈沖產生系統的工作流程及原理：由時鐘模塊產生100MHz超低抖動、高精度、高穩定度的時鐘信號作為同步管理模塊、脈沖產生模塊的工作時鐘。而后同步管理模塊通過RS232串口與上位機通信，接收上位機發送的脈沖寬度、重復頻率及各通道脈沖延遲時間等參數，并將相應參數發送給脈沖產生模塊和時間延遲模塊。再由脈沖產生模塊依據上位機發送的脈沖寬度、重復頻率等參數，產生觸發激勵源的多通道控制脈沖。最后時間延遲模塊依據上位機發送的時間延遲量，分別對各通道的控制脈沖進行數字時間延遲。

3 關鍵模塊設計

3.1 時鐘產生模塊

時鐘產生模塊的主要功能是產生一組超低抖動、高精度、高穩定的工作時鐘。其功能組成及工作流程如圖2所示。

本系統基準時鐘產生單元選擇采用專用時鐘芯片LMK61A2-100M產生系統基準時鐘。工作時鐘產生單元選擇采用超低抖動消除器/倍頻器芯片LMK01010產生多路工作時鐘和參考時鐘。

時鐘芯片LMK61A2-100M是TI公司生產的高性能、超低抖動振蕩器，它可以產生最低100fs超低抖動的基準時鐘，時鐘上升沿150ps（LVDS輸出典型值），時鐘頻率100MHz，整體頻率穩定度±50ppm。

3.2 控制脈沖產生模塊

控制脈沖產生模塊的主要功能是依據同步管理模塊轉發的上位機指令，計算控制脈沖的脈寬、重頻參數，產生相應超低抖動的控制脈沖信號。其工作流程如圖3所示。

為了滿足系統對控制脈沖的高精度同步要求，系統中脈沖產生模塊的設計采用了XILINX公司生產的K7系列FPGA芯片XC7K420T，而工作時鐘則由TI公司生產的時鐘分配芯片LMK 01010提供。

K7系列FPGA芯片雖然本身擁有CMT時鐘管理單元，但其鎖相環提供的時鐘抖動最低只能做到129ps，不能滿足系統脈沖產生要求，因此需要外部提供一個超低抖動的時鐘，通過全局時鐘網絡分配到脈沖產生硬件編程模塊。

脈沖產生模塊以時鐘管理模塊提供的100MHz超低抖動時鐘作為工作時鐘，并基于FPGA全局時鐘網絡分配程序時鐘。以此時鐘為時基設計相應的計數器，產生激勵源所需的控制脈沖。

當產生的多路控制脈沖輸出時，為了保證多路信號的同步效果，脈沖產生模塊還采用了FPGA芯片的ODELAY功能對多路信號進行同步處理。FPGA芯片的IODELAY模塊可以對每個IO管腳的輸出延遲進行控制，延遲時間最大可到2.4ns，步進78ps。

3.3 時間延遲模塊

時間延遲模塊的主要功能是依據同步管理模塊轉發的上位機指令，對控制脈沖信號進行高精度時間延遲。本系統采用的是邏輯門延遲方式的數字延遲線，其工作流程如圖4所示。

為了保證系統延遲步進小于15ps，并且延遲步進穩定可控，本方案放棄直接的門級電路設計，而選用專用的時間延遲芯片NB6L295M數字延遲線芯片。

NB6L295M芯片是ON Semi公司生產的一款專用數字延遲線芯片，其時間延遲步進為11ps，它具備兩個可程控時間延遲通道。NB6L295M芯片具有兩種工作模式，一種是雙通道時間延遲模式，另一種是通道擴展時間延遲模式。雙通道時間延遲模式時，每個通道獨立工作，完成0～6ns范圍時間延遲。通道擴展時間延遲模式時，將雙通道擴展為一個通道，完成0～11.2ns范圍時間延遲。時間延遲模塊方案設計原理圖如圖5所示。

4 實驗測試結果

對系統進行測試，系統初始設置控制脈沖寬度為20ns，脈沖重復周期為110ns，各通道時間延遲為0。測試過程中脈寬和脈沖周期不變，只對延遲時間進行設定。測試儀器為泰克TDS7154B，其采樣率最高可到20GHz。使用示波器的通道延遲測量功能對兩路脈沖信號進行測試，兩個通道波形幅度的50%處選為測試點。測試數據及波形如圖6所示。

圖6（a）中兩通道波形同步時間平均相差517.7ps，方差13.5ps。圖6（b）為控制1通道信號向后延時48個步進后兩通道波形圖，圖中兩通道波形同步時間平均相差10.38ps，方差13.88ps。圖6（b）為控制1通道信號向后延時49個步進后兩通道波形圖，圖中兩通道波形同步時間平均相差1.165ps，方差14.12ps。測試結果表明兩通道同步時間，絕對時間差可控制在100ps內，平均時間差在1.5ps內，延遲步進小于11ps。

5 結語

本文創新點：本文基于FPGA設計了一種高精度可延時同步脈沖產生系統，該系統可實現多通道全數字高精度延遲控制和脈沖同步，延遲步進小于11ps，并且通道間信號的同步時間可控制在100ps內。該系統設計目前已經應用于超寬譜高功率合成系統。

參考文獻

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