CMOS晶體管漏電流分析

王 旭

（孤山電子科技（上海）有限公司，上海201108）

1 低功耗設計的意義

回顧集成電路的發展歷程，最初人們最關心的話題是怎樣將更多的晶體管“塞”進同一塊芯片中去，因為那個年代芯片制造的成本高得驚人。依據摩爾定律，面積的富余給了設計者更多的空間，追求更高的性能成了第二個主題。1991年，功耗問題首次被提及，如今功耗已經成了諸多芯片設計的瓶頸，所以未來一段時間微電子的發展將會由“功耗驅動”。

功耗成為設計者最關心的設計指標有一定的必然性。首先，便攜設備功能越來越復雜，芯片規模急速增加，然而電池的容量遠不及摩爾定律增長迅速，這大大限制了新功能的應用。其次，一些高性能的處理器消耗了太多能量，很大一部分轉化成了熱，這使得生產廠商要花費很高的代價去考慮芯片的封裝和冷卻等問題，如果處理不好，芯片溫度過高將導致可靠性下降、壽命變短等問題。最后，據統計，個人電腦的耗電量占到了辦公室用電的50%以上，可見低功耗設計對于節能環保也有深遠意義[1]。

2 漏電流的來源分析

隨著晶體管尺寸減小，靜態功耗所占比例逐漸上升，已經成為了功耗的主要來源，如圖1所示。與此同時，一些小尺寸下的物理效應也為原來簡單的動態功耗、靜態功耗添加了新的內涵。隨著晶體管尺寸的進一步縮小，功耗的來源將變得越來越復雜。

圖1 功耗的來源劃分

在目前比較流行的45 nm工藝條件下，總功耗可分為靜態和動態，如圖1所示，它們的流向示意圖如圖2所示。下面對每個電流的形成機理做出具體描述并給出計算公式。

2.1 反向偏置電流

在經典CMOS工藝中，襯底接地，N阱接電源，以便與源極或漏極形成寄生反偏二極管，起到電絕緣的效果，但還是有一小部分PN結反向偏置電流。以NMOS晶體管為例，在漏極到襯底間的勢壘區形成反向偏置電流I1，如圖2所示。它的計算公式如下[2]：

圖2 NMOS電流流向示意圖

式中，μ0為零偏情況下的遷移率；Cox為單位面積下的柵氧電容；W為溝道寬度；Leff為有效溝道長度；Vtherm為熱電壓。

2.2 穿通電流

穿通電流是由于源/襯底、漏/襯底PN結接觸時產生的漏極到源極的電流，如圖2中的I2，它發生在晶體管截止的狀態下，可以作為亞閾值電流的一部分去研究。

2.3 漏極導致勢壘下降效應

漏極導致勢壘下降效應（DIBL，Drain-induced barrier lowering）是晶體管工藝尺寸縮小的產物之一。隨著溝道長度的縮小，源漏區更加靠近，當漏極保持高電壓時，漏極附近的PN結耗盡層厚度增加，源漏的耗盡層會連接在一起。這樣會造成兩種后果：一是使源漏間勢壘下降，二是形成穿通電流。這兩種后果都影響了亞閾值電流（參見2.4節）。勢壘下降的公式描述如下[3]：

式中，αL為由工藝決定的常數；L為溝道長度；ψS為Si-SiO2界面的表面勢；VSB為源與襯底間電壓。

勢壘的下降將影響閾值電壓的計算。

2.4 亞閾值電流

理想NMOS中，VGS小于VTh晶體管關斷，沒有電流。可是當VGS小于VTh但大于費米能級時，溝道弱反型導致亞閾值漏電的產生，如圖2中I3。在長溝道器件中，可以通過提高閾值來減小亞閾值漏電，可是隨著器件電源電壓的等比例縮小，閾值也隨之下降，這就不可避免地增大了亞閾值漏電，在45 nm BSIM4模型中，考慮到GIBL的亞閾值電流可描述為[4]：

式中，I1為反向偏置電流；n為DIBL效應系數；Voff為考慮到體效應和DIBL效應的閾值偏移量。

2.5 柵氧隧穿電流

當NMOS器件的柵極被正向偏置時，在柵極下形成了一個反型層。反型溝道中的電子可以隧穿到正向偏置的柵極，從而產生了柵氧漏電流。同樣地，當PMOS晶體管的柵極被反向偏置時，反向溝道中的空穴可以隧穿到柵極，從而產生空穴隧穿漏電流，如圖2中I4。

MOSFET有兩種柵極隧穿機制：一種是通過柵氧導電帶的F-N（Fowler-Nordheim）隧穿，另外一種是通過柵絕緣層禁帶能隙的直接隧穿。參考文獻[5]介紹了一種估計直接隧穿的半經驗模型，假設柵氧電壓小于載流子勢壘高度（Vox＜Φb），則直接隧穿電流密度（A/cm2）為：

圖3所示為兩個級連CMOS反相器中的柵氧隧穿電流和亞閾值電流示意圖。根據國際半導體技術發展路線圖的數據，柵極電流功耗和亞閾值漏電功耗已經超過動態功耗，成為芯片功耗來源的主導之一。

圖3 柵氧隧穿電流和亞閾值電流示意圖

2.6 柵極導致勢壘下降效應

在45 nm工藝中，電壓在1 V左右，柵氧化層厚度為1 nm左右，這樣就形成了很強的電場（E=VDD/Tox）。強電場會帶來一系列物理效應，其中就包括柵極導致勢壘下降效應（GIDL，Gate-Induced Drain Leakage）。由于在制造過程中源漏極有不可避免的橫向擴散，所以在柵氧化層下面會產生一段交疊區域。以NMOS為例，在晶體管處于關斷狀態，漏極為高電平時尤為明顯。這時電場足夠強，使得柵漏交疊區激發出一個電子-空穴對，其中的電子與重摻雜的漏極多子重新組合，空穴將匯入襯底，形成電流，如圖2中的I5。它的大小如下式估算[4]：

式中，AGIDL、BGIDL、CGIDL、EGIDL為漏極的模型經驗參數；WeffCJ為漏極擴散區的有效寬度；Nf為器件的插指個數；VDB為漏與襯底的電壓。

2.7 熱載流子注射電流

熱載流子注射是另一種由強電場所引發的物理效應，由于強電場的存在，漏極附近空間電荷區中的載流子能量大大提高，平均能量大大超過KT，即等效載流子溫度TC將超過環境溫度T。這部分熱載流子中，能量超過Si-SiO2界面勢壘的部分：一是穿過SiO2層形成柵電流；二是注入SiO2，并被陷阱埔獲，形成陷阱電荷；三是陷落前打開了Si-O、Si-H界面鍵，形成受主界面態。同時，部分高能載流子與晶格相碰撞，產生電子-空穴對，空穴被襯底收集，產生襯底電流Isub。

成為熱載流子的通常多是電子，因為電子比空穴的有效質量更小、勢壘高度更低。熱載流子注射效應在MOSFET開啟和關斷的狀態都會發生，如圖2中的I6，在BSIM4中的電流計算式如下[4]：

式中，ALPHA0、ALPHA1、BETA0為模型參數；VDSeff為為了確保晶體管從線性區到飽和區平穩過渡而引入的有效漏源電壓；IdsNoSCBE為忽略體效應的漏源電流。

2.8 帶間隧穿電流

帶間隧穿發生在柵氧化層和重摻雜區的結合部，如圖2中I7所示。由于電場的作用，能帶彎曲超過禁帶寬度，使得P區價帶的電子隧穿到N區的導帶形成電流，如圖4所示。

圖4 帶間隧穿成因示意圖

電流密度表達式如下[6]：

式中，A、B為取決于載流子有效質量的常量；E為PN結處的電場強度；VR為PN結上電壓；Eg為能帶間隙。

2.9 動態開關功耗

動態開關功耗是節點電壓變化時對寄生電容充放電所消耗的功耗，如圖2中I8，它也是晶體管開啟時的正常活動電流，曾經是CMOS電路里消耗功耗最多的部分。滿擺幅CMOS門電路的平均開關功耗表達式為[7]：

式中，αi為節點i在一個時鐘周期發生跳變的概率；f為開關頻率；CL為輸出結點的集總負載電容。

2.1 0 短路電流功耗

對于靜態CMOS電路，在輸入信號跳變的瞬間，上拉、下拉網絡同時導通，從而在電源與地之間形成了一個直流通路，這時所產生的電流稱為短路電流，如圖2中I9所示。根據上述說明可以給出公式化的產生條件，即VTn＜Vin＜VDD+VTp。短路電流的描述如下[8]：

式中，Iscm為短路電流峰值；tr為輸入信號上升時間；tf為輸入信號下降時間。

3 結語

本文介紹了CMOS集成電路的功耗來源，根據工藝發展的新變化對傳統的動態功耗、靜態功耗、短路功耗的劃分做了一些修正和補充。可以預見的是，隨著尺寸的進一步縮小，靜態漏電功耗將變得越來越大，更多未知的物理效應將會顯現出來，芯片功耗的來源也將變得越來越復雜。