基于AD9164的小型化設備研究與實現

王 玨

（中國電子科技集團公司 第二十研究所，陜西 西安 710068）

0 引 言

在傳統無線電系統中，收發信道混頻時使用的本振信號采用模擬器件搭建或者使用現有的快跳本振模塊，無論采用哪種設計方案，電路在重量、體積、功耗上都無法滿足小型化、輕量化的設計要求。現有設備射頻信號的產生方案是先將基帶信號變頻到中頻，通過混頻電路進行變頻，搭配相應的濾波電路產生射頻信號，因此控制時序比較復雜[1]。隨著芯片技術的發展，完全可以使用捷變頻芯片代替傳統的設計方案，不僅可以減小設備體積、重量，且可有效降低功耗。

本文提出一種基于AD9164芯片的小型化設備設計及實現方案，并給出實現方法，在保證性能指標與原有設備相比不下降的前提下，可使設備的重量、體積及功耗明顯下降，且整個系統的控制時序得到簡化。

1 AD9164芯片簡介

AD9164是高性能16位數模轉換器（DAC）和直接數字頻率合成器（DDS），支持最高達6 GSPS更新速率，支持最高24倍內插[2]。DAC的內核基于一個四通道開關結構，并配合2倍的插值濾波器，使DAC的有效更新速率在某些模式下高達12 GSPS[3]；而DDS由一組32個32 bit數控振蕩器（NCO）組成，每一個均包含相位累加器，在基帶模式下可輸出的頻率范圍為DC～2.5 GHz，在NRZ模式下可輸出的頻率范圍為DC～6 GHz，在Mix模式下可輸出的頻率范圍為1.5～7.5 GHz。結構框圖如圖1所示。

AD9164采用8通道JESD204B接口接收數據[4]，其結構如圖2所示。

AD9164可采用兩種方式產生單頻信號，即NCO only模式和NCO基帶直流模式。NCO only模式只需提供所需頻率對應的頻率控制字就可產生相應的單頻信號，產生方法比較簡單，在該模式下芯片相當于一個DDS；NCO基帶直流模式則需同時提供頻率控制字和基帶數據才可產生相應的單頻信號（其實質是在芯片內部對數據流進行上變頻處理），該模式可直接將基帶信號變頻到射頻輸出。兩種模式的頻率控制字都為48 bit，計算方式為：

FTW[47：0]=（f/fdac）×248

式中： f為所需產生的頻率，單位為MHz； fdac為DAC采樣頻率，單位為MHz。

圖1 AD9164結構框圖

圖2 AD9164 JESD204B接口

根據AD9164官方手冊，切換到NCO only模式需要改動INTERP_MODE寄存器（地址0x110），而改變該寄存器需將JESD204B高速鏈路進行復位。因此，從NCO only模式切換到NCO基帶直流模式時，會重新經歷JESD204B高速鏈路建立鏈接的過程，該過程需花費近2.5 ms時間。在NCO基帶直流模式下，更換頻率碼及IQ數據，無需復位JESD204B高速鏈路，整個穩定時間在納秒級。

2 系統設計方案與實現

整個系統由FPGA，AD9164及收發信道三部分組成[5]，設計框圖如圖3所示。

2.1 FPGA算法設計

該部分主要完成AD9164初始化配置、收發狀態切換控制、收發頻率控制字產生及配置、收發IQ數據產生及數據到JESD204B鏈路的映射。FPGA控制流程如圖4所示。

在本系統中，接收過程只需AD9164產生單頻信號，因此采用NCO only模式比較方便。發射過程需要使用AD9164內部上變頻器產生所需頻率范圍的MSK信號，因此需要同時設置頻率控制字和發射數據，只能采用NCO基帶直流模式。系統收發鏈路的建立時間要求為微秒級，而AD9164兩種模式的切換時間為毫秒級，遠遠超過系統收發切換所需時間，因此，在本方案中收發過程都采用NCO基帶直流模式。當處于接收過程時，FPGA提供頻率控制字和I路數據（固定值0x7FFF，Q路為0x0000）；當處于發射過程時，FPGA提供頻率控制字和IQ正交數據。

通過AD9164初始化模塊配置AD9164為2 lanes，24倍內插模式，內核采樣速率為5.76 GHz，初始頻率控制字為0x2AAA_AAAA_AAAB。

圖3 系統設計框圖

2.2 AD9164數字電路設計

AD9164電路如圖5所示見59頁。

2.3 收發信道模擬電路及本振源電路設計

收發信道模擬電路及本振源電路圖如圖6所示。

圖4 FPGA控制流程圖

圖6 收發信道模擬電路及本振源電路設計示意圖

3 測試驗證

對采用該設計方案所生產設備的發射功率、發射頻譜及接收動態范圍進行測試，發射頻譜測試結果如圖7所示。

圖7 發射頻譜圖

接收動態范圍按照原指標進行仍能滿足要求。相對于原設備指標，新設備的發射頻譜及接收動態范圍性能并未下降，但是在重量、體積、功耗方面大幅度減少。

4 結 語

本文提出了基于AD9164芯片的數字化本振設計及射頻直發設計方案，給出了具體實現方法，并在設備上完成了該方案的驗證。在保持性能指標不降低的情況下，有效減輕了設備的重量、體積及功耗，結合動態功耗管理技術可進一步降低設備功耗，為以后設備的小型化、輕量化設計提供了新的設計思路和實現方法，應用前景廣闊。

圖5 AD9164電路圖

[1] 佚名.北斗一體化導航模塊終端的設計實現[J].電子世界，2011（5）：60-61.

[2] 佚名.ADI AD9164高性能16位DAC和DDS解決方案[J].世界電子元器件，2016（8）：1-2.

[3] MKT H S .高速轉換器的關鍵性能，將從三個方面改變世界[OL].https：//ezchina.analog.com/thread/16507.

[4] JESD204串行接口和JEDEC標準數據轉換器[OL].http：//www.analog.com/cn/applications/landing-pages/001/jesd204-serialinterface-jedec-standard-data-converters.html.

[5] 楊秀增.基于FPGA的DDS信號源設計[J].電子設計工程，2009，17（11）：7-8.

[6] 鄧岳平，肖鐵軍基于FPGA的并行DDS信號發生器的設計與實現[J].計算機工程與設計，2011，32（7）：2319-2323.

[7] 張峰，王站江.基于JESD204協議的AD采樣數據高速串行傳輸[J].電訊技術，2014，54（2）：174-177.

[8] 冉焱，席鵬飛.基于JESD204協議的高速串行采集系統[J].電子科技，2015，28（5）：17-19.