10 bit 100 MS/s混合型模數轉換器

張 章， 余文成， 解光軍

(合肥工業大學 電子科學與應用物理學院，安徽 合肥 230009)

由于逐次逼近型模數轉換器(Successive Approximation Register Analog-to-Digital Converter， SAR ADC)具有結構簡單、功耗低、面積小等特點，且不需要運算放大器，使得SAR ADC比其他奈奎斯特模數轉換器更適合現代互補金屬氧化物半導體(Complementary Metal Oxide Semiconductors， CMOS)工藝的演進路線[1]．然而，基于傳統結構的N比特SAR ADC每完成一次轉換都需要進行N次比較，而每次的比較速度又受限于電容型數模轉換器(Digital to Analog Converter，DAC)的建立時間和邏輯控制電路的傳遞延遲．因此，傳統結構的這種缺陷阻礙了SAR ADC 向高速高精度領域的發展．為了改善這個缺陷，研究者們利用SAR ADC的特點，開始在其傳統結構的基礎上嘗試研究混合型結構的高性能ADC，例如流水線-逐次逼近(Pipeline-SAR)混合型ADC[2]、時域交織(Time-Interleaved，TI)ADC[3]和全并行-逐次逼近(Flash-SAR)混合型ADC[4]．其中，Pipeline-SAR混合型ADC能提高傳統SAR ADC的速度，但是引入了運算放大器，增加了系統的復雜度和整體功耗．時域交織型SAR ADC雖然提升了傳統SAR的速度，但ADC的性能卻受到通道間失配的影響，需要額外的校準電路來解決．Flash-SAR混合型ADC利用高轉換速率和結構簡單的Flash ADC來提高SAR ADC的整體性能，讓其在面積、速度、功耗以及精度方面具有較好的折中．

文中所設計的混合型ADC采用“3+8”的兩極流水線結構，利用Flash ADC并行轉換的特點先對信號進行粗量化，得到 3 bit 數字碼輸出，再利用SAR ADC對余量信號進行細量化處理，得到 8 bit 數字輸出；最后，通過冗余位數字校準電路得到 10 bit 的量化精度．

1 ADC的系統結構

所設計的Flash-SAR ADC其結構框圖和時序圖如圖1所示．結構包括第1級Flash ADC結構和第2級SAR ADC結構、數字校準電路．所述第1級全并行模擬數字轉換器包括 3 bit Flash和數字編碼電路．所述第2級逐次逼近模擬數字轉換器包括高位電容底極板電平切換控制器和低位電容底極板電平切換控制器、比較器、高位數模轉換器(Digital to Analog Converter，DAC)電容陣列和低位DAC電容陣列．相較于現有的SAR ADC結構，所設計的混合型ADC利用Flash ADC并行轉換的特點先對信號進行粗量化，得到 3 bit 數字碼輸出；再利用SAR ADC對余量信號進行細量化處理，得到 8 bit 數字輸出．這樣可以減少SAR在一個周期內的轉換次數，從而提高了SAR ADC的轉換速率．加入的 1 bit 冗余位可以容忍32最低有效位(Least Significant Bit，LSB)的失調電壓[5]，因此只要第1級Flash ADC中比較器的調電壓小于這個誤差容限，后面的數字校正電路都可以將錯誤結果糾正過來，從而不影響整個系統的性能．

圖1 Flash-SAR ADC的結構框圖和時序圖

2 電容陣列DAC的非線性與噪聲分析

二進制權重電容陣列DAC中單位電容的選取要根據電容陣列DAC的非線性和熱噪聲來確定，下面將分別根據非線性和熱噪聲的要求來計算所需的電容值．

2.1 DAC的非線性分析

電容失配是主要影響DAC線性度的主要因素，同時也會增大靜態參數微分非線性(Differential NonLinearity，DNL)和積分非線性(Integral NonLinearity，INL)的誤差．因此，可根據給定的INL指標，計算出DAC電容陣列中單位電容的最小值．但需要滿足的條件是: 靜態參數INL因電容失配而帶來的誤差要小于量化噪聲．

假設C1=Cu+ε1，Ci=2i-2Cu+εi(i=2～N-1)，其中εi是第i位理想電容值與實際電容值之間的差，如果每個電容之間都滿足正態分布，則第i位電容的方差可以表示為

(3)

其中，bi=1，1/2，0，分別代表DAC電容陣列的底極板連接到Vref，VCM，VGND．SAR ADC中INL的表達式為

FINL(y)=VDAC, real(y)-VDAC, ideal(y)VLSB,(4)

其中，VLSB為ADC的最小量化電壓．將式(3)代入式(4)，得到

(5)

(6)

FINL(y)最大值發生在滿量程的一半處，即y=2N-1，將其代入式(6)，可得

(7)

在工程中，為了保證一定的良率，通常需要滿足:

3σINL<0.5VLSB．(10)

從工藝說明文檔中可以查到單位電容失配的標準差與電容值的相關失配系數AC兩者之間的關系為

由式(9)～式(11)可計算出在線性度要求下所需要單位電容的最小值為

2.2 DAC的熱噪聲分析

對于一個N位的ADC，該ADC的量化噪聲可以表示為

Δ212=(2VFS)2(12(2N)2) ,(13)

其中，Δ為ADC的理想步長，其值為1個LSB(ADC的最小量化電壓)，VFS為ADC輸入信號擺幅值．通常在設計ADC時，為了減小采樣電路熱噪聲對其精度的影響，總的熱噪聲必須遠小于ADC的量化噪聲．其表達式為

對于文中設計的10 bit 100 MS/s混合型ADC，將KT=1.38×10-23×300 J代入上式，并且VFS= 1.6 V，可以計算出電容陣列DAC總電容值為 20 fF．在分辨率為 10 bit 的SAR ADC中，單位采樣電容為 (20/2N-1) fF，即 0.156 fF，這個電容值非常小．因此，在中精度SAR ADC中，真正制約單位電容的取值不是噪聲的影響，而主要是電容的匹配．

3 HCSR開關切換策略

圖2 開關切換功耗

文中提出的高位電容跳過與復用的開關策略(Higher Capacitor Skipped or Reused algorithm，HCSR)是用在混合型ADC中，利用Flash ADC得到的量化結果來控制SAR ADC中電容陣列的連接方式．另外，在MCS開關切換策略的基礎上，將模數轉換過程中始終連接在固定電平VCM端的終端電容加上開關切換的工作，用來判斷最低有效位．從而相對MCS開關切換策略，文中提出的開關策略所需要的電容數目減少了一半，在很大程度上優化了面積和功耗．

圖2為利用傳統的二進制搜索算法時電容充電消耗的能量示意圖，圖中Csw為開關切換充電至Vref的電容，Cnsw為開關不切換并保持原來狀態的電容，CT為DAC電容陣列的總電容．當電容Csw的底極板由VGND充電至Vref時，所消耗的能量為

由式(15)可以看出，當Csw=0.5CT時，消耗的能量E最大．當電容陣列DAC利用傳統連續的開關切換策略時，在轉換周期中每個電容要經歷充電或者放電的過程，這樣就導致電容陣列DAC消耗很多能量．但是，在Flash-SAR的混合型結構中，Flash可以對采樣到的信號先進行粗量化，根據量化的結果判斷采樣的差分信號之差的大小．如果這個差值比較大，則電容陣列對電荷重新分配時需要對高位電容進行充放電; 如果這個差值比較小，則高位電容保持原有的狀態．

圖3給出了采用高位電容跳過與復用算法的3 bit Flash-SAR 混合型ADC的工作原理．其中Flash ADC量化數字碼的高位和次高位，SARADC量化數字碼的低位．原理圖中也標出了電容陣列對電荷重新分配時的開關功耗．如果Flash ADC的量化結果B1B2為00或01時，說明差分信號的差值比較大，為了使電容陣列頂極板的電壓最終實現逼近的效果，在DAC電壓重新分配時需要對高位電容進行充放電操作．如果Flash ADC的量化結果B1B2為01或10時，說明差分信號的差值比較小，此時電容陣列頂極板的電壓已經處在逼近的狀態，所以在DAC電壓重新分配時就不用對高位電容進行操作，保持原來的狀態．

圖3 高位電容跳過與復用算法的原理圖

圖4 3種開關切換算法的功耗對比

表1為不同開關策略在單位電容數目、平均開關功耗和線性度上的對比總結，其中節省功耗和節省面積的指標是其他開關切換策略相對于Monotonic開關切換策略為參考基準而得出的．從表1的數據可以看出，文中提出的開關策略的平均開關功耗和所使用的單位電容數目是最少的，從而節省了功耗和面積．另外，提出的開關策略的INL特性優于其他3種開關策略，因此具有更好的線性度特征．

表1 不同開關策略的對比

4 電路仿真與結果分析

文中所設計的10 bit Flash-SAR混合型ADC采用中芯國際集成電路制造(上海)公司(Semiconductor Manufacturing International Corporation，SMIC) 0.18 μm 工藝實現．當采樣頻率為 100 MS/s 時，輸入信號接近奈奎斯特(Nyquist)頻率，即頻率為 48.144 531 25 MHz 時，在同樣的仿真環境下進行仿真后，得到的頻譜圖如圖5所示．其中，無雜散動態范圍(Spur-Free Dynamic Range，SFDR)為 75.879 dB，信號噪聲失真比(Signal to Noise and Distortion Ratio，SNDR)為 61.37 dB ，有效位數(Effective Number Of Bit，ENOB)為 9.902 bit．為了驗證ADC在Nyquist頻帶內的性能，文中在采樣頻率為 100 MS/s 、溫度為27℃、工藝角為典型值(TT)的環境下，分別對頻率從1 MHz到50 MHz的正弦波輸入信號進行仿真．圖6給出了ADC的SFDR和SNDR參數隨輸入信號頻率的變化曲線．在低頻輸入時，SFDR較高; 而在高頻輸入時，SFDR較低．這是由于在低頻時，動態因素所產生的諧波失真功率較小，而隨著輸入信號頻率的升高，總諧波失真(Total Harmonic Distortion，THD)成為限制SFDR的主要因素．另外，在整個Nyquist頻帶內SNDR的變化比較小，基本保持不變．這是因為無論輸入信號的頻率有多大，量化噪聲以及熱噪聲都是限制ADC的關鍵因素．表2列出了ADC在3種不同工藝角下，當采樣頻率為 100 MS/s，輸入信號頻率為 1.074 218 75 MHz，環境溫度為27℃，工作電壓為 1.8 V 時的動態性能，其中SNR(Signal to Noise Ratio)為信噪比．在工藝角為SS(高溫、低壓)的情況下，P溝道金屬氧化物半導體(P-channel Metal Oxide Semiconductor，PMOS)晶體管和N溝道金屬氧化物半導體(N-channel Metal Oxide Semiconductor，NMOS)晶體管的工作速度最慢，在一定程度上影響了ADC的性能參數，因此仿真得到的結果相對于FF(低溫、高壓)、TT工藝角會差一點．

圖5 ADC在Nyquist輸入頻率下的快速傅里葉變換頻譜圖 圖6 不同輸入頻率下的SNDR和SFDR參數

表2 不同工藝角下ADC的動態性能比較

表3給出了文中設計的10 bit Flash-SAR混合型ADC與已發表的混合型ADC之間的性能比較．從表3的對比中可以看出，盡管文中所設計的混合型ADC采用的是相對落后的SMIC 0.18 μm 工藝，但相比于其他論文中采用更先進工藝所設計的ADC具有更好的性能，并且在功耗上也占有很大的優勢．

表3 ADC的性能比較

注： 上標a表示測試結果；上標b表示仿真結果．

5 結 束 語

文中在SMIC 0.18 μm 1P6M CMOS混合信號工藝下，設計并實現了一個 10 bit 100 MS/s Flash-SAR混合型ADC．提出了一種新型的開關切換策略，從理論上分析了該策略相對于現存的開關切換策略具有更好的線性度，節省更多的功耗以及總電容數．同時，最后的仿真結果也證實了該策略的可行性．

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