基于FPGA的脈沖信號參數(shù)測量儀

袁匯豐　胡佳文　郭成鈞

摘要：本設(shè)計利用FPGA作為數(shù)據(jù)處理和系統(tǒng)控制的核心，通過FPGA及其外圍電路完成脈沖信號參數(shù)的測量。其中外圍電路由信號前置處理模塊、雙路比較器模塊、顯示模塊等模塊組成。經(jīng)前級電路處理后的信號送入FPGA，利用FPGA較強(qiáng)的信號處理能力完成對信號的測量，最后由LCD顯示屏顯示參數(shù)。在實際應(yīng)用中具有體積小、實時性好、工作效率高等特點。

關(guān)鍵詞：FPGA；電壓比較器；脈沖信號參數(shù)測量儀

中圖分類號：TM935.4 文獻(xiàn)標(biāo)識碼：A 文章編號：1007-9416（2018）02-0068-02

脈沖信號參數(shù)測量儀作為一種重要的電子測量儀器，其作用是測量脈沖信號的幅值、頻率、占空比、上升時間等參數(shù)。隨著微電子技術(shù)與自動控制技術(shù)的發(fā)展，越來越多的FPGA器件正廣泛應(yīng)用于各種數(shù)字信號處理。FPGA具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高、運行快、可靠性強(qiáng)等特點。近年來，以虛擬儀器為代表的新型測量儀器異軍突起，其突破了傳統(tǒng)的電子測量儀器的制約，充分利用計算機(jī)技術(shù)，將軟硬件相結(jié)合。本設(shè)計中將FPGA應(yīng)用于脈沖信號測量儀就是一個非常好的應(yīng)用，使我們能夠更好的了解FPGA在脈沖信號測量儀的應(yīng)用中所體現(xiàn)出來的優(yōu)勢，減少了脈沖信號測量儀的復(fù)雜度。

1 系統(tǒng)設(shè)計原理及測量方案

1.1 系統(tǒng)總方案

本設(shè)計將輸入信號經(jīng)前端電路處理，可以將0.1-10V的信號整形成3.3V以下的方波，經(jīng)過雙路比較電路將比較結(jié)果送入FPGA測得與時間相關(guān)的三個參數(shù)，將處理后的信號送入FPGA，其中對于頻率和占空比測量采用計數(shù)法和測周法相結(jié)合的方法。利用A/D測量峰值用以得到脈沖信號的幅值，最后將測得的參數(shù)顯示在LCD顯示屏。

1.2 精密整流電路

精密整流電路常運用于信號變換的場合，本設(shè)計將衰減后的信號整流成直流信號，鑒于信號的幅值較小，若直接采用二極管整流，考慮到二極管上的電壓降，會使測量所得的數(shù)據(jù)存在較大誤差。而本設(shè)計將二極管的單向?qū)щ娦院瓦\算放大器的優(yōu)良放大性能相結(jié)合，從而減小了測量誤差，可做到對輸入的小幅度交變信號進(jìn)行精密的整流，由此構(gòu)成精密整流電路。精密整流電路的結(jié)構(gòu)如圖1所示。

1.3 頻率、占空比測量方案

方案一：計數(shù)法。這是指在一定的時間間隔內(nèi)，對輸入的周期信號脈沖進(jìn)行計數(shù)，則信號的頻率可以求得。但是這種方法會存在一定誤差，且脈沖信號的頻率越高，則相對誤差越小，故這種方法適合于高頻測量。

方案二：測周法。這種方法的原理是利用被測脈沖信號一個周期內(nèi)所測得的標(biāo)準(zhǔn)信號的脈沖數(shù)來間接測量頻率。被測脈沖信號的頻率越低，則測得的標(biāo)準(zhǔn)信號的脈沖數(shù)越大，則相對誤差越小，故這種方法適合于低頻測量。

本設(shè)計由于涉及到的頻帶較寬，故需要針對不同的頻帶運用不同的方法來減小測量的誤差。

占空比是指高電平在一個周期之內(nèi)所占的時間比率。本設(shè)計采用計數(shù)法和測周法相結(jié)合的原理來測量占空比，若測得的高電平時間為t1，低電平時間為t2，可算得占空比為t1/（t1+t2）。

1.4 上升時間測量方案

脈沖信號的上升時間是指脈沖瞬時值最初到達(dá)脈沖峰值幅度的10%和脈沖峰值幅度的90%的兩瞬時之間的間隔。根據(jù)定義將比較器觸發(fā)閾值電壓分別設(shè)置為0.1倍和0.9倍信號的幅值，將信號經(jīng)過兩路由LMV7219M5構(gòu)成的高速比較器處理，再將處理結(jié)果送入FPGA進(jìn)行相位比較，從而得出兩者的時間差。

2 程序設(shè)計及顯示電路

2.1 軟件設(shè)計

圖2為系統(tǒng)軟件流程圖。開始程序后進(jìn)入初始化，而后對模式進(jìn)行選擇。依照設(shè)計的需要，設(shè)置了頻率測量、幅值測量、占空比測量、上升時間四個功能，選中某一功能后由顯示器顯示測量結(jié)果。

2.2 顯示電路

本設(shè)計采用JLX12864G-131圖像型點陣液晶模塊。其可以顯示16*16點陣的漢字8列*4行，顯示8*16點陣的英文、數(shù)字、符號16列*4行。JLX12864G-131的接口簡單方便，采用4線SPI串行接口。具有刷新速度較快、顯示內(nèi)容較為豐富、指令功能強(qiáng)、顯示效果好等優(yōu)點。

3 測試方案和測試結(jié)果

3.1 測試方案

頻率測量：取幅值為0.1V，占空比為10%，頻率從10HZ-2MHZ可調(diào)的一系列脈沖信號，將顯示的參數(shù)記錄下來，并計算出誤差。再將幅值分別調(diào)為1、10V，占空比分別調(diào)為50%，90%，將顯示的參數(shù)記錄下來，并計算出誤差。

占空比的測量：取幅值為0.1V，頻率為10HZ，占空比從10%-90%可調(diào)的一系列脈沖信號，將顯示的參數(shù)記錄下來，并計算出誤差。再將幅值分別調(diào)為1、10V，頻率分別調(diào)為2KHZ、500KHZ、2MHZ，將顯示的參數(shù)記錄下來，并計算出誤差。

幅值的測量：取頻率為10HZ，占空比為10%，幅值0.1V-10V可調(diào)的一系列脈沖信號，將顯示的參數(shù)記錄下來，并計算出誤差。再將頻率分別調(diào)為2KHZ、500KHZ、2MHZ，占空比分別調(diào)為50%，90%，將顯示的參數(shù)記錄下來，并計算出誤差。

上升時間的測量：取頻率為10HZ，占空比為10%，上升時間50ns-999ns可調(diào)的一系列脈沖信號，將顯示的參數(shù)記錄下來，并計算出誤差。再將頻率分別調(diào)為2KHZ、500KHZ、2MHZ，占空比分別調(diào)為50%，90%，將顯示的參數(shù)記錄下來，并計算出誤差。

3.2 測試結(jié)果及分析

幅值為0.1V，占空比為10%時頻率的測量結(jié)果如表1所示。

幅值為0.1V，頻率為10HZ時的占空比的測量結(jié)果如表2所示。

頻率為10HZ，占空比為10%時的幅值測量結(jié)果如表3所示。

頻率為10HZ，占空比為10%時的上升時間測量結(jié)果如表4所示。

經(jīng)實際測量均能夠滿足設(shè)計要求，但有些指標(biāo)誤差相對較大，主要存在以下多種原因：系統(tǒng)電壓測量誤差主要來源于前級電路，而被測信號的帶寬較寬對前級電路的要求較高，主要是由于運放在通帶內(nèi)幅頻特性不平坦，以及運放間存在耦合匹配及干擾問題。系統(tǒng)頻率的誤差主要來源于測量原理中本來就存在誤差，而對于某一頻段其誤差較為明顯。上升時間誤差主要來源于邊沿抖動問題，可以在FPGA內(nèi)部設(shè)置軟件濾波進(jìn)一步消除邊沿抖動，提高測量精度。

4 結(jié)語

由實際測量結(jié)果可知基于FPGA設(shè)計的脈沖信號參數(shù)測量儀具有測量范圍大、測量精度高、穩(wěn)定性高等優(yōu)點。本設(shè)計改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法，整個脈沖信號參數(shù)測量儀設(shè)計在一塊FPGA芯片上，與用其他方法做成的脈沖信號參數(shù)測量儀相比，體積更小，性能更可靠。采用模塊化的設(shè)計使得系統(tǒng)較為精簡，便于系統(tǒng)的運行和維護(hù)。成本比較低，較易進(jìn)行市場推廣，提供一種較為高效的方案。

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