一種低抖動快鎖定的時鐘數(shù)據(jù)恢復電路設計

胡騰飛，方　毅，黃　魯

(1. 中國科學技術大學 電子科學與技術系，安徽 合肥 230027；2. 中國科學技術大學 信息科學技術實驗中心，安徽 合肥 230027)

0　引言

時鐘數(shù)據(jù)恢復電路(CDR)廣泛應用于各類串行通信中，如微波通信[1]、光纖通信[2]、以太網(wǎng)等。時鐘數(shù)據(jù)恢復電路主要通過調整時鐘與數(shù)據(jù)的相對相位關系，從帶有噪聲的信號中恢復出“干凈”的時鐘與信號，通常要求電路具有恢復數(shù)據(jù)抖動小、鎖定時間短、抖動尖峰低等性能。

基于鎖相環(huán)與延遲鎖相環(huán)混合技術[3]的時鐘數(shù)據(jù)恢復電路相對于傳統(tǒng)基于二階鎖相環(huán)結構的電路，可以有效解決抖動抑制與鎖定時間之間的矛盾，實現(xiàn)零抖動尖峰。它利用延遲鎖相環(huán)(DLL)調節(jié)輸入數(shù)據(jù)相位實現(xiàn)快速鎖定；通過鎖相環(huán)(PLL)實現(xiàn)小的傳輸帶寬，降低恢復時鐘與數(shù)據(jù)的抖動；并且閉環(huán)傳輸函數(shù)無零點，實現(xiàn)零抖動尖峰。

1　時鐘數(shù)據(jù)恢復電路的整體結構

基于傳統(tǒng)二階鎖相環(huán)技術的時鐘數(shù)據(jù)恢復電路的結構如圖1所示，主要由鑒相器(PD)、電荷泵(CP)、低通濾波器(LPF)、壓控振蕩器(VCO)四個模塊組成。鑒相器識別出數(shù)據(jù)與時鐘的相位差，電荷泵將其轉化為充放電時間差，環(huán)路濾波器生成VCO控制電壓，調節(jié)壓控振蕩器的輸出頻率，以使時鐘的邊沿對準數(shù)據(jù)的中心。

圖1　基于二階鎖相環(huán)結構的數(shù)據(jù)時鐘恢復電路

通過分析其小信號模型，可以得出其抖動傳輸函數(shù)：

(1)

其中KD是鑒相器與電荷泵的增益，Kvco是壓控振蕩器的增益。

根據(jù)式(1)容易知道它有一個零點和兩個極點，零點與低頻主極點位置接近，兩者影響相互抵消，因此抖動傳輸帶寬實際上由高頻極點確定。由于抑制數(shù)據(jù)抖動需要小的抖動傳輸帶寬，而快速鎖定需要大的抖動傳輸帶寬，因此兩者相互沖突。此外，零點先于低頻極點出現(xiàn)，于是該頻段處的增益會大于1，出現(xiàn)抖動尖峰[4]，此頻段處數(shù)據(jù)抖動被放大以致影響系統(tǒng)性能。

基于鎖相環(huán)與延遲鎖相環(huán)(D/PLL)混合技術的數(shù)據(jù)時鐘恢復電路結構如圖2所示，它由兩個環(huán)路構成：壓控延時線(VCDL)、鑒相器(PD)、電荷泵(CP)、環(huán)路濾波器(LPF)組成延遲鎖相環(huán)(DLL)環(huán)路；壓控振蕩器(VCO)、鑒相器(PD)、電荷泵(CP)、環(huán)路濾波器(LPF)組成鎖相環(huán)(PLL)環(huán)路。當數(shù)據(jù)領先于時鐘時，系統(tǒng)提高壓控振蕩器的頻率并增加壓控延遲鏈的延遲，前者加快時鐘的相位，后者延遲數(shù)據(jù)的相位，最終消除兩者的相位差。

圖2　基于延遲鎖相環(huán)與鎖相環(huán)結構的時鐘數(shù)據(jù)恢復電路

通過分析其小信號模型，可以得出其抖動傳輸函數(shù)：

(2)

其中KD是鑒相器與電荷泵的增益，Kvcdl是壓控延遲線增益，Kvco是壓控振蕩器增益。

根據(jù)式(2)，它有兩個極點而沒有零點，當ωp1<<ωp2時，可以推導出兩個極點分別為：

(3)

其中ωp1為低頻主極點，ωp2為高頻次極點。

由于沒有零點的影響，式(2)的閉環(huán)傳輸函數(shù)的抖動傳輸帶寬由主極點ωp1決定，鎖定速度則與次極點ωp2有關。明顯看出，可以單獨設置2個極點，分別改變傳輸帶寬和鎖定時間。倘若式(1)和式(2)具有相同的極點分布，則式(2)電路有更低的輸出抖動，且無抖動尖峰。根據(jù)式(3)，通過增大DLL中壓控延遲線的增益Kvcdl，降低PLL中壓控振蕩器的增益Kvco，可以減小ωp1并增大ωp2，于是數(shù)據(jù)的輸出抖動得以減小，而鎖定速度得以加快。

總之，相對于傳統(tǒng)的二階鎖相環(huán)結構，基于鎖相環(huán)與延遲鎖相環(huán)復合技術的時鐘數(shù)據(jù)恢復電路，通過分別設計兩個極點的方法，很好地平衡了鎖定速度與輸出抖動的折中關系，增加了設計的自由度。這樣就有效解決了傳統(tǒng)結構中抖動抑制與鎖定時間矛盾的問題。

2　主要模塊設計

2.1　鑒相器

鑒相器的主要功能是將時鐘跳邊沿調整到最佳采樣點處，由于偽隨機數(shù)據(jù)(PRBS)會出現(xiàn)連續(xù)的0或1，不適用鑒頻鑒相器，因此本文采用了改進的Hogge鑒相器[3]，如圖3所示。它同時利用時鐘信號高、低電平的寬度，而不僅僅是利用單個電平寬度(高電平或低電平)，來減小時鐘占空比對輸出的影響；此外，對于改進的Hogge鑒相器，數(shù)據(jù)即使長時間沒有跳變，恢復好的時鐘也不會滑離最佳采樣點，比普通的Hogge鑒相器具有更好的噪聲性能。

圖3　Hogge鑒相器

當電路鎖定時，Hogge鑒相器的各信號時序波形如圖4所示，其中Vout是環(huán)路濾波器上的控制電壓。從圖中可以看到，采樣過程中環(huán)路濾波器凈積累電荷為零，所以Vout保持穩(wěn)定。

圖4　Hogge鑒相器各信號時序波形圖

2.2　壓控振蕩器

壓控振蕩器用于產(chǎn)生時鐘，它的相位噪聲性能直接影響恢復出來的時鐘性能。本文采用了3級延遲單元構成壓控振蕩器。

圖5　壓控振蕩器的延遲單元

壓控延時單元采用對稱負載結構[5]，如圖5所示，它包括兩組對稱負載M1～M4、差分輸入對管M5和M6、偏置電流源M7。通過調節(jié)偏置電流和控制電壓VBP，可以改變對稱負載的等效阻抗，進而改變延時單元的延時。

基于對稱負載結構的延遲單元可以更好地抑制共模信號噪聲，此外，連接每個延遲單元的尾節(jié)點，可以減小電源噪聲的影響。VCO的相位噪聲仿真曲線如圖6所示，1 MHz處的相位噪聲約為-103 dBc/Hz。

圖6　VCO相位噪聲曲線

2.3　壓控延遲線

壓控延時線用于對輸入數(shù)據(jù)產(chǎn)生延時，通過改變控制電壓可以快速調整輸入數(shù)據(jù)的邊沿，實現(xiàn)數(shù)據(jù)的快速鎖定。本文采用了30級延遲單元構成壓控延時線，以使延時調節(jié)范圍覆蓋壓控振蕩器的調諧范圍，保證整個系統(tǒng)成功鎖定。

壓控延時單元采用的是帶對稱負載的偽差分結構，如圖7所示，它包括一對差分管MP1與MP2、一對對稱負載管MN1-MN2與MN5-MN6、交叉耦合管MN3-MN4。其中對稱負載有助于提高單元延遲隨控制電壓變化的線性度，交叉耦合管可以加快輸出電平的翻轉速度，使數(shù)據(jù)邊沿更加陡峭。通過調節(jié)偏置電壓VBN，可以改變對稱負載阻值的大小，最終改變延遲單元的延遲時間。

圖7　壓控延遲線的延遲單元

壓控延時線的延時隨控制電壓變化的仿真圖如圖8所示，在0.4～1.2 V之間有良好的線性度。

圖8　延時與控制電壓的關系

2.4　電荷泵

電荷泵由鑒相器的輸出控制著上、下電流源的通斷，從而改變環(huán)路濾波器上的控制電壓，以調整壓控延時線的延時與壓控振蕩器的振蕩頻率，實現(xiàn)數(shù)據(jù)的鎖定。本文采用了低噪聲、高匹配度的電荷泵[6]。

原理圖如圖9所示，反饋晶體管Mfp和Mfn的柵極與輸出Vout相連，當Vout電壓上升，Mfn的導通電阻減小，復制到Msn的電流降低，而Mfp的導通電阻增大，復制到Msp的電流升高，抵消溝道調制效應，增加了充放電電流的匹配性。電容C用來抑制由于時鐘饋通導致的柵極電壓抖動，加快開關速度。Mdn和Mdp用來消除a點和b點在開關Msp和Mdp時閉合狀態(tài)的累積電荷。

圖9　電荷泵

電荷泵充放電電流的匹配曲線如圖10所示，可以看到電流在0.25～0.9 V之間匹配性良好。

圖10　上下電流源匹配曲線

3　仿真結果和比較

時鐘數(shù)據(jù)恢復電路在TSMC 0.13 μm CMOS工藝下設計，面積大約為0.15 mm2。

本文采用Cadence下的Spectre模塊對電路進行后仿真，圖11給出了時鐘數(shù)據(jù)恢復系統(tǒng)鎖定時的偽隨機數(shù)據(jù)與時鐘信號的波形圖，可以看到時鐘的上升沿正好對準信號的中心，電路恢復出數(shù)據(jù)與時鐘。圖12給出了輸入信號與輸出信號的眼圖對比，輸入數(shù)據(jù)與輸出數(shù)據(jù)的峰峰值抖動分別約為374 ps與39 ps，可以看到電路有效地抑制了數(shù)據(jù)中的抖動。

圖11　時鐘與信號鎖定圖

圖12　輸入與輸出數(shù)據(jù)抖動眼圖

圖13給出了在時鐘的輸出抖動一致的前提下時，基于D/PLL結構與基于二階PLL結構的電路鎖定時間仿真圖，鎖定時間分別為0.793 μs與1.163 μs，可以計算得到本文結構提高了約32%。

圖13　時鐘數(shù)據(jù)恢復電路的鎖定時間

本文設計的時鐘數(shù)據(jù)恢復電路與其他電路性能設計對比如表1所示，本設計具有較小的相對抖動，功率與面積適中。

表1　本設計和其他設計比較

4　結論

本文基于TSMC 0.13 μm的工藝，設計了一種鎖相環(huán)與延遲鎖相環(huán)混合技術的時鐘數(shù)據(jù)恢復電路。仿真結果表明它具有適中的功耗與面積和良好的抖動性能，相對基于傳統(tǒng)二階PLL結構的電路提高了鎖定速度。

[1] 張麗,徐妍,馬麗珍,等.一種基于FPGA的微波時鐘恢復的設計與實現(xiàn)[J].微型機與應用,2016,35(5):81-83.

[2] RAZAVI B. Challenges in the design high-speed clock and data recovery circuits[J]. IEEE Communications Magazine, 2002, 40(8): 94-101.

[3] LEE T H, BULZACCHELLI J F, et al. A 155-MHz clock recovery delay-and phase-locked loop [J]. IEEE Journal of Solid-State Circuits, 1992, 27(12): 1736-1746.

[4] YANG R J, CHAO K H, HWU S C, et al. A 155.52 Mbps-3.125 Gbps continuous-rate clock and data recovery circuit [J]. IEEE Journal of Solid-State Circuits, 2006, 41(6): 1380-1390.

[5] MANEATIS J G, KIM J, MCCLATCHIE I. Self-biased high-bandwidth low-jitter 1-to-4096 multiplier clock generator PLL[J]. IEEE Journal of Solid-State Circuits, 2003, 38(11): 1795-1803.

[6] YOSHIMURA T, IWADE S, MAKINO H. Analysis of pull-in range limit by charge pump mismatch in a linear phase-locked loop [J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2013, 60(4): 896-907.

[7] LEE S K, KIM Y S, HA H,et al. A 650 Mb/s-to-8 Gb/s reference-less CDR circuit with automatic acquisition of data rate [C].2009 IEEE International Solid-State Circuits Conference-Digest of Technical Papers. IEEE, 2009: 184-185,185 a.

[8] INTI R, YIN W, ELSHAZLY A. A 0.5-to-2.5 Gb/s reference-less half-rate digital CDR with unlimited frequency acquisition range and improved input duty-cycle error tolerance [J]. IEEE Journal of Solid-State Circuits, 2011, 46(12): 3150-3162.

[9] PARK M J, KIM H, SON S. A 5-Gbps 1.7 pJ/bit dither-less CDR with optimal phase interval detection [C]. Proceedings of the IEEE 2012 Custom Integrated Circuits Conference. IEEE, 2012: 1-4.