寬帶分數抽取數字下變頻設計

(中國航空工業集團公司雷華電子技術研究所， 江蘇無錫 214063)

0 引言

根據帶通采樣理論，在數字中頻接收系統中，當模數變換器(Analog to Digital Converter, ADC)采樣率fs、信號帶寬B及載頻fc符合fs≥2B,fc=(2n+1)fs/4(n=0,1,2,…)的關系即可實現信號采樣與處理。但是在雷達接收系統中，中頻信號的采樣率和載頻從來都不是由數字中頻接收系統隨意選擇的，而是需要綜合考慮射頻發射和模擬接收系統的設計。

這種基于雷達整體設計架構的限制，無疑對數字中頻采樣和數字下變頻的處理產生了很大局限性，這樣將導致信號處理系統所需要的基帶數據率與中頻信號采樣率之間可能無法通過整數抽取實現，于是數字下變頻算法過程需要能夠實現分數抽取。分數抽取的過程是先對原始信號I倍內插，再對內插后的信號進行D倍抽取(其中內插倍數I和抽取倍數D為互質整數)。

在超寬帶雷達接收系統中，大帶寬信號經過數字下變頻處理后，其基帶數據率仍然可能在GHz左右，如此高的處理速率顯然無法在現場可編程門陣列(Field Programmable Gate Array, FPGA)中直接進行內插與抽取處理。本文基于并行多相內插濾波和并行多相抽取濾波算法架構，通過多路并行方式，實現高速信號的FPGA處理，從而完成超寬帶信號的分數抽取設計。

1 超寬帶數字接收

分數抽取實際上是對數字下變頻后的基帶信號進行的重采樣過程，其算法實現必須基于ADC采樣芯片的輸出數據架構以及數字下變頻算法的實現過程。與低速窄帶接收系統不同，即使直接進行單路內插和抽取也不會超過FPGA的時鐘處理能力，超寬帶接收處理系統并行支路的數據率仍然較高，單路內插運算可能導致FPGA時鐘速率過大，從而導致工程上無法實現。超寬帶信號的分數抽取方法與其基帶信號的獲取方式相關，在討論分數抽取之前，需要了解超寬帶數字中頻接收及數字下變頻(Digital Down Conversion, DDC)的處理過程[1]，這是分數抽取算法工程實現的運算基礎。

1.1 ADC信號預處理

在超寬帶數字中頻接收系統中，當采樣率達到1 GHz以上并且不超過3 GHz時，大多數低壓差分信號(Low Voltage Differential Signaling，LVDS)并行傳輸接口的ADC芯片，其數字信號輸出形式通常是2路或4路并行數據總線，單路信號數據率可達到幾百兆赫茲，這樣的采樣芯片能夠滿足雷達系統對大帶寬數字中頻信號的接收處理需求。不過盡管采用了多路并行總線傳輸，高速ADC數據總線輸出至FPGA端口的速率只是降到采樣率的1/2或1/4，對FPGA而言數據率仍然較高，而如此高速的信號無法在FPGA中直接進行處理。

對ADC高速數字信號進行降速預處理，是實現后續數字下變頻運算的前提。Xilinx公司的FPGA中提供了用于降速處理的雙倍數據速率(Input Double Data Rate，IDDR)寄存器，可以將接入FPGA端口的一路高速信號解析為速率只有原來一半的兩路并行信號。以ADC芯片輸出4路高速并行數據總線為例，FPGA接口寄存器IDDR將數據解析為8路低速信號的過程如圖1所示[2]。

圖1 高速中頻信號預處理

經FPGA數據率降速預處理，并行中頻信號支路數量為原來的兩倍，但是單路信號數據率的減半使得FPGA處理時鐘的壓力減輕，并能夠完成后續多路并行數字下變頻算法處理。

1.2 并行多相DDC

對采樣率在GHz以上的數字中頻接收系統，ADC芯片并行數據總線架構以及數據降速預處理的實現方式，導致中頻信號通常為4路或8路并行低速信號，數字混頻、數字低通濾波和抽取也基于這些并行數據實現。在高速信號采樣系統中，為減輕數字混頻的壓力，信號載頻和采樣率通常能夠設置為fc=(2n+1)fs/4(n=0,1,2,…)的關系，這將使數字本振只有0和±1這樣的值，數字混頻過程只需進行簡單的加減運算，并且能夠實現并行信號的2倍抽取。當然限于雷達系統的整體設計規劃，即使信號載頻與采樣率的設置無法保證這樣的關系，那么仍可以通過二次變頻的方式保證第一級的混頻與抽取簡化運算。

設低通濾波器為h(n)，其Z變換為

(1)

設D為并行多相分支數，將式(1)多相展開[2]:

(2)

這樣即可獲得濾波器系數的多相分解形式，經混頻及2倍抽取，并行多相濾波算法將減少一半運算。以高速信號預處理后的8個并行支路中頻信號為例，基于FPGA的超寬帶數字混頻及2倍抽取、基4并行多相濾波算法實現過程如圖2所示[2]。

圖2 超寬帶數字下變頻算法

經并行多相濾波結構的數字下變頻算法后，N路降速后的中頻信號轉換為M(M=N/2)路基帶I/Q信號，每個并行支路I或Q 信號的數據率為fs/N。分數抽取算法的實現即是對并行M路、處理時鐘為fs/N的基帶信號進行重采樣處理。

2 寬帶分數抽取

2.1 算法架構

依據超寬帶數字中頻接收系統的處理過程：高速ADC芯片輸出多路并行數據總線、高速數字中頻信號降速預處理將并行數據加倍、數字混頻和2倍抽取，以及并行多相濾波數字下變頻算法架構，使得大帶寬信號數字下變頻后的基帶信號通常為M(M=2K)路并行支路。這M路并行支路基帶信號是進行寬帶分數抽取的數據基礎，也就是說超寬帶分數抽取并不是單路基帶信號進行簡單的內插及抽取，而是要對多路并行基帶信號進行多相內插及多相抽取算法。

并行多相內插濾波及并行多相抽取濾波，用于信號內插和抽取后的抗混疊濾波，是實現超寬帶分數抽取的關鍵算法。以并行度4的基帶I/Q信號為例，分數抽取實現架構[3]如圖3所示。

圖3 并行多相分數抽取實現架構

2.2 多相內插濾波

多相內插倍數I與抽取倍數D根據分數抽取后的數據率與超寬帶數字下變頻的基帶數據率取最小公倍數計算獲得，并且要受限于多相結構數字下變頻是M(M=2K)路并行輸出，每個支路基帶信號都需要進行I倍內插處理。對2K路并行支路而言，并行多相內插算法需要完成I·2K倍內插處理，內插后獲得I·2K并行支路信號。

設(NI-1)階內插抗混疊濾波器為hI(n)，按式(2)濾波器多相分解方法，M路并行內插濾波器第i路多相系數為

hIi(m)=hI((i-1)I+m)，m=0,1,…，NI/MI

以并行度M=4的基帶信號為例，I倍并行多相內插濾波算法結構如圖4所示。經過并行多相內插濾波后，每個基帶支路信號擴展為I路并行的多個支路信號，并且每個內插支路的數據率與支路基帶信號數據率相同[4-5]。通過并行多相濾波結構，在不提高FPGA處理時鐘的情況下，實現高速基帶信號的內插運算。

圖4 并行度為4的多相內插濾波

2.3 多相抽取濾波

I倍并行多相內插運算后，M路基帶I/Q信號擴展為M·I路、處理時鐘與原單路基帶信號相同的并行多支路信號系統。由于抽取運算是降低數據率的過程，直接對每個內插支路進行獨立抽取，再完成抗混疊并行多相抽取濾波即可[6]。

設(ND-1)階抽取抗混疊濾波器為hD(n)，按式(2)濾波器多相分解方法，M·I路并行抽取濾波器第i路多相系數為

hDi(k)=hD(i+MIk),k=0,1,…,ND/MI

超寬帶多相濾波數字下變頻的單個基帶支路信號的數據率為(fs/2)/M，經I倍多相內插和D倍多相抽取后得到M·I路并行信號，單個支路的數據率為((fs/2)/M)·I/D。以基帶信號并行度M=4、經I倍內插后的系統為例，并行多相抽取濾波結構如圖5所示。

圖5 并行度為4的多相抽取濾波

值得注意的是，內插濾波器和抽取濾波器的設計特性是一致的，但是與數字下變頻并行多相濾波器不同。數字下變頻算法的低通濾波器是由信號帶寬和中頻信號采樣率來確定通帶和阻帶截止頻率的，而內插及抽取濾波則根據信號帶寬與I倍內插后的數據率進行設計的。

由于并行內插濾波器與并行抽取濾波器的作用相同，即用于內插后和抽取前的抗混疊濾波，并且二者系數多相分解方式在本質上亦是一樣的，因此在工程實現過程中將兩組濾波器合并處理，這樣能夠簡化多相濾波處理流程，節省FPGA資源占用，優化系統實現架構。

3 仿真及測試

以采樣率為2 400 MHz，信號載頻為1 800 MHz，信號帶寬為900 MHz，輸出基帶信號數據率為1 000 MHz的超寬帶數字中頻接收系統為例，仿真超寬帶分數抽取算法的實現過程。

3.1 算法仿真

高速ADC芯片輸出4路并行高速數據總線，每路總線的數據率為600 MHz，經高速信號降速預處理、并行多相結構數字下變頻和2倍抽取后，得到為4路并行、單路I或Q信號數據率300 MHz的基帶信號。

由于超寬帶數字接收處理獲得的基帶數據率為1 200 MHz，而信號處理系統要求輸出的數據率為1 000 MHz，因此需要進行內插倍數為5、抽取倍數為6的分數抽取運算。基于超寬帶數字下變頻并行多相濾波輸出格式，經分數抽取處理后，原始4路×300 MHz的基帶信號轉換為4路×250 MHz的基帶信號。

以1 800 MHz中頻、頻偏450 MHz點頻信號為例，超寬帶數字接收并行多相濾波數字下變頻后的頻譜如圖6所示。多相內插及多相抽取抗混疊濾波器的特性一致，其通帶及阻帶截止頻率根據信號帶寬與多相內插后的數據率確定，用于內插后和抽取前的抗頻譜混疊濾波，頻響特性如圖7所示。

圖6 超寬帶數字下變頻基帶頻譜

圖7 抗混疊濾波頻響特性

通過并行5倍多相內插濾波，4路×300 MHz的原始基帶信號轉換為(4×5)路×300 MHz的并行內插信號。FPGA的處理時鐘仍然為300 MHz，只是內插后的并行信號數量增加至原來的5倍，通過增加FPGA“面積”的方式達到其整體運算“速率”的提升，內插后的信號頻譜如圖8所示。

圖8 并行多相內插濾波后頻譜

將每個內插支路進行6倍抽取，獲得20路×50 MHz并行抽取信號，再按原始4路基帶信號將每路基帶信號對應的5個支路信號進行順序組合，最終獲得4路×250 MHz分數抽取基帶信號[7]。FPGA的處理時鐘由300 MHz降低至250 MHz，也即實現了超寬帶信號的分數抽取運算，分數抽取后的頻譜如圖9所示。

圖9 寬帶分數抽取仿真頻譜

比較圖6和圖9分數抽取前后的信號頻譜，噪聲功率和信噪比兩項衡量基帶信號性能的關鍵指標相同，也即基帶信號分數抽取的多相內插與多相抽取過程并沒有導致信號處理效果變差，此分數抽取方法可以廣泛應用于雷達系統中。

3.2 FPGA硬件測試

以Xilinx公司資源與性能較優的7系列FPGA XC7K410T及TI公司8位高速AD芯片ADC083000組成的單通道數字接收硬件平臺進行算法測試，寬帶數字下變頻及分數抽取算法對FPGA主要資源的使用情況如表1所示，分數抽取硬件測試頻譜如圖10所示。

表1 寬帶數字下變頻及分數抽取FPGA資源

圖10 寬帶分數抽取硬件測試頻譜

FPGA資源消耗情況能夠實現寬帶分數抽取系統工程應用，硬件測試的信號性能亦滿足雷達寬帶系統對數字中頻接收及信號預處理的需求。

4 結束語

由于高速ADC采樣和寬帶數字下變頻算法架構的限制，采用并行多相內插濾波和并行多相抽取濾波的方式，在不提高FPGA處理時鐘的情況下，實現了寬帶數字中頻接收系統的大帶寬信號的分數抽取設計。

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