基于DDR3的相控陣面幅相補償單元設計

洪偉 錢倩云

相控陣面各通道原始幅度和相位的一致性難以保證，必須進行幅相校正。本文提出了一種基于DDR3存儲器的相控陣面幅相補償單元設計，以FPGA作為控制核心，實現邏輯控制、讀寫控制、存儲器控制等功能，詳細介紹了硬件設計、軟件流程設計和數據存儲設計，給出了完整的設計方案。性能測試結果表明本設計具有快速查詢、大容量存儲的優點，設計同時兼顧小型化、易移植、方便擴展等需求。

【關鍵詞】幅相補償單元 DDR3 相控陣

相控陣面具有快速改變波束指向和波束形狀的能力，在軍事和通信等領域得到了廣泛的應用。相控陣面要求每個通道信號的幅度和相位穩定、一致和可控，否則會對波束形成產生不利的影響，但在實際系統中，由于元器件性能的差異、設備加工裝配精度的差異以及設備工作頻率和環境的差異，導致了相控陣面各通道原始幅度和相位的一致性難以保證，因此相控陣面必須進行幅相校正，并用校正數據對波控碼進行修正，相控陣面的波控系統用修正后的波控碼進行布相。大型寬帶相控陣面工作頻帶寬、工作模式多，幅相補償數據量大，需要大容量高性能的幅相補償單元。針對此應用，本文提出了一種基于DDR3的相控陣面幅相補償單元設計。

1 設計方案

幅相補償單元主要由邏輯控制器、讀控制器、寫控制器、存儲控制器、DDR3控制器和DDR3存儲器組成，幅相補償單元組成框圖如圖1所示。

幅相補償單元的控制器全部在FPGA中實現。……