基于Verilog—A的兩點調制鎖相環綜合實驗設計

周冉冉 王永

摘要：兩點調制是近年來鎖相環芯片研究的熱點問題，是一種解決調制帶寬限制、實現全通傳輸的有效新方法。為了讓學生深入理解鎖相環兩點調制的工作機理，本實驗首先對鎖相環進行Verilog-A行為級建模，以幫助學生快速了解鎖相環的動態鎖定過程。在此基礎上，通過進一步利用兩點調制的方式實現二進制頻移鍵控，讓學生理解增益匹配的重要性和兩點調制鎖相環的系統設計方法。整個實驗設計由淺入深地涵蓋了兩點調制鎖相環的系統設計及電路實現，有效地幫助學生對集成電路芯片設計前沿知識的理解和掌握。

關鍵詞：鎖相環；Verilog-A；兩點調制；二進制頻移鍵控

中圖分類號：TN402 文獻標識碼：A 文章編號：1007-9416（2018）09-0101-03

隨著集成電路技術的快速發展，射頻無線通信系統在人們的生活中得到廣泛的應用，以手機射頻芯片、北斗導航芯片、物聯網芯片為代表的射頻通信專用芯片已成為現代集成電路的研究熱點之一。作為時鐘產生和恢復電路的核心部件，鎖相環（Phase-Locked Loop， PLL）在射頻電路中占有重要的地位[1-3]。了解和掌握鎖相環的性能指標和設計方法，已成為一名射頻集成電路工程師必備的專業技能。

山東大學微電子學院開設了射頻集成電路設計研究生專業課，設計了基于Verilog-A的鎖相環兩點調制綜合實驗，對鎖相環進行行為級快速仿真，解決了晶體管級鎖相環電路仿真慢的問題，為兩點調制鎖相環電路的系統指標確定提供了便捷的方法。最終的環路仿真結果表明，該實驗可以準確地模擬鎖相環兩點調制特性，有助于學生學習理解鎖相環的工作原理，掌握鎖相環的設計方法。

1 鎖相環實驗設計

鎖相環綜合實驗設計的內容是，采用Verilog-A對電荷泵鎖相環進行行為級建模和瞬態仿真，幫助學生理解鎖相環的動態鎖定過程；通過相位調制的方式實現二進制頻移鍵控（BFSK），幫助學生理解兩點調制的設計方法和增益匹配的重要性。鎖相環系統設計采用自上而下（Top-Down）的設計方法，根據系統參數確定每一個模塊的設計參數，具體設計步驟如下：

（1）定義系統設計指標。在實驗中根據2.4 GHz藍牙芯片系統的要求來確定系統指標，如表1所示。（2）根據電荷泵鎖相環的數學模型確定壓控振蕩器（VCO）的增益KVCO、分頻器整數和小數部分的分頻比、環路濾波器的濾波帶寬等參數。（3）對鎖相環模塊進行行為級建模，分別搭建整數型和小數型鎖相環環路，對鎖相環進行瞬態仿真，研究環路的時域動態鎖定過程。（4）在第三步的基礎上，從差分積分調制器調制器（DSM）和VCO兩點加入基帶信號，實現BFSK調制，觀察輸出信號的時域和頻域特性。（5）實驗結果分析和撰寫實驗報告。

2 鎖相環系統參數確定

鎖相環路本質上是一個相位負反饋自動控制系統[4-6]，如圖1所示，一個典型的電荷泵鎖相環包括鑒頻鑒相器（PFD）、電荷泵（CP）、環路濾波器、VCO和分頻器等模塊，其開環增益可以表示為[7]：

實驗中，首先要根據設計指標確定鎖相環參數。主要的系統參數包括：（1）VCO壓控增益KVCO；（2）電荷泵電流ICP；（3）分頻比；（4）濾波器帶寬特性。

2.1 壓控振蕩器壓控增益KVCO

典型的BFSK調制如圖2所示[8]。對于表1定義的BFSK信號，當發送“1”時，輸出頻率為2.41GHz；當發送“0”時，輸出頻率為 2.39GHz。實際設計中，由于非理想因素，VCO的調頻曲線在壓控區間（0V-1V）不是一條理想線性曲線。為了加快調頻鎖定速度，選取中值電壓0.5V左右調頻曲線線性度較好的一段用于壓控調頻：當輸入電壓為0.5V時，輸出頻率為2.4GHz；當輸入控制電壓為0.42-0.58V時，覆蓋2.39-2.41GHz的頻率范圍。由此VCO的頻率壓控增益為：

2.2 環路分頻比

鎖相環輸入頻率與輸出頻率的關系為：

fVCO=fref·N （3）

由表1可知，輸入參考頻率為48MHz，輸出頻率為2.39- 2.41GHz，對應的分頻比為49.7917-50.2083，分頻器包括整數分頻和小數分頻部分。為了解決分頻比的整數部分不是一個固定的數值的問題，先將輸出信號進行4分頻，然后進行分頻比為12.f的小數分頻。當輸出頻率為2.4GHz時，小數部分分頻比為0.5；當輸出頻率為2.39GHz時，小數部分分頻比為0.44792；當輸出頻率為2.41GHz時，小數部分分頻比為0.55208。

2.3 電荷泵和低通濾波器設計

在圖1所示電路中，C1C2，由公式（1）可以得到的鎖相環帶寬表達式為：

BW= （4）

環路濾波器引入一個零點ωz=1/RC1，一個極點ωp=1/RC2。為了環路的穩定，取ωz=0.2·BW，ωp=3·BW。在設計電荷泵電流時，雖然較大的電荷泵電流能有效提高環路增益，但也要求較大的濾波電容。因此，電荷泵電流的選擇要綜合考慮環路穩定性和面積的折中，對于確定的環路帶寬，電荷泵電流和環路濾波器電阻成反比，與電容成正比。在實驗中，選取ICP=40μA，R=20kΩ，可以得到鎖相環帶寬為BW≈317kHz。由此可以推算，電容取值為C1=150pF， C2=8pF。

2.4 兩點調制中的增益匹配

通過鎖相環結構實現BFSK調制，最直接的方法是改變分頻比或者VCO控制電壓。如果基帶信號通過DSM加入進行單點調制，反應到鎖相環的輸出端呈現出低通特性，高頻調制信號無法線性地傳輸到輸出端；如果基帶信號通過VCO加入進行單點調制，反應到鎖相環的輸出端呈現高通特性，低頻調制信號無法線性地傳輸到輸出端。

兩點調制方法可以有效破除鎖相環帶寬的限制，實現鎖相環信號的全通調制。如圖3所示，在DSM和VCO兩點注入基帶信號，通過調整高通支路和低通支路的增益實現增益匹配，從而實現鎖相環的全通特性。高通支路經過一個可調增益Khp注入到VCO輸入端，低通支路通過一個可調增益Klp注入到DSM，低通濾波器（LPF）傳輸函數為Hlpf（s），Kpd為電荷泵增益，那么傳輸函數Htpm（s）為：

Htpm（s）= （5）

要想實現全通特性，傳輸函數必須滿足：

KhpKVCO=1 （6）

假設基帶信號s（t）為數據率為500kb/s的偽隨機碼序列，通過符號轉換，并與調頻指數βm相乘得到最大頻偏，那么輸出頻率可以通過式（7）和式（8）兩種形式表示：

fo=fc+KhpKVCOβmfmsgn（s（t）-0.5） （7）

fo=fc+4frefKlpβmfmsgn（s（t）-0.5） （8）

其中，Δf=βm fm，代表最大頻偏，sgn（n）代表符號函數，結合式（6-8），低通支路和高通支路的增益必須滿足：

4frefKlp=KhpKVCO （9）

3 鎖相環Verilog-A行為級建模

利用數學模型和參數計算的結果直接進行電路設計、進而驗證鎖相環系統參數的方法設計周期長、迭代效率低。對于數模混合集成電路系統，采用Verilog-A行為描述語言對鎖相環電路模塊進行建模是系統設計的較優選擇[9]。

Verilog-A是一個Verilog-AMS數模混合信號設計語言中模擬電路行為級描述的子模塊[10]，應用Verilog-A可以對各種模擬系統進行行為級描述，方便快捷地確定系統方案的可行性。應用Verilog-A語言編寫鎖相環系統各個子電路的行為級模型[11-12]，直流電壓源、時鐘信號源、電阻、電容等器件采用Cadence的analogLib庫中的器件模型，完成系統搭建。最終的行為級鎖相環仿真環路如圖4所示。

4 實驗結果

對圖4搭建的電路進行瞬態仿真，在不加入基帶信號的情況下，觀察鎖相環的鎖定過程，VCO輸入控制電壓VC和電容C1電壓VC1的瞬態波形如圖5所示。隨著時間推移，當仿真進行到10s時，VC和VC1都穩定在0.5V，此時鎖相環頻率鎖定在2.4GHz。

在此基礎上，在鎖相環工作10s后，加入500kb/s的基帶信號，實現BFSK調制。此時，VC和VC1的瞬態波形如圖6所示。加入基帶信號后，基帶信號反應在VCO控制電壓的變化上，從而引起震蕩頻率的變化，而此時鎖相環的鎖定狀態并沒有因為基帶信號的加入而發生變化。圖7所示給出了基于鎖相環兩點調制的BFSK信號輸出頻譜。可見，在2.39GHz和2.41GHz處有兩條清晰的譜線，滿足最大頻偏為10MHz的設計要求。

5 結語

鎖相環綜合實驗分析了鎖相環的數學模型和參數選擇的依據，采用Verilog-A語言對兩點調制鎖相環電路模塊進行了行為級建模，并對環路進行了瞬態仿真。實驗表明，設計滿足指標要求，為晶體管級設計和物理版圖實現提供有力的設計基礎。整個實驗系統地涵蓋了鎖相環兩點調制的關鍵知識和設計方法，對于將來從事射頻集成電路設計和頻率時鐘電路設計的同學有較大的幫助。

參考文獻

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