用于高速傳感器的寬頻差分50%占空比校正器

陳祥雨

(東南大學外國語學院,南京 211189)

用于高速傳感器的寬頻差分50%占空比校正器

陳祥雨*

(東南大學外國語學院,南京 211189)

提出了一種用于高速傳感器的寬帶差分50%占空比校準電路。與傳統CMOS模擬占空比校準電路相比,所提出電路結構簡單工作穩定,并且證明了該電路的最高校正頻率可達4 GHz。所提出電路中的占空比檢測器采用基于低通預濾波的連續時間積分器和帶有源耦合邏輯結構的時鐘緩沖器鏈。采用了0.18 μm CMOS工藝,并針對高速應用條件進行了優化。實驗結果表明,所提出電路在500 MHz至4.0 GHz頻率范圍內正常,可接受的輸入占空比為30%～70%。在4 GHz輸入信號條件下功耗為5.37 mW,輸出抖動為19.3 ps。測試芯片面積為550 μm×370 μm。

差分;占空比校準電路;連續時間積分器;源極耦合邏輯

在高速傳感器采樣電路中,時鐘信號的完整性對于系統的信噪比和動態范圍等性能至關重要[1-3]。隨著工作頻率的不斷提高,想要獲得具有合適波形、占空比、低附加抖動和足夠幅度的時鐘信號變得越來越困難。高速高精度ADC在上述高速傳感器采集電路中扮演著關鍵作用,直接決定了信號的還原度和捕捉范圍。當ADC的有效位數達到12 bit,采樣頻率為200 Msample/s的情況下,采樣時鐘的占空比和抖動制約了ADC的動態范圍以及非線性誤差。理論上可以將振蕩器頻率設置為系統時鐘信號頻率的兩倍,并使用“二分頻”模塊生成50%的占空比時鐘;不過,這樣增加了系統功耗,并且在多頻系統中實用性不高。因此,業界通常采用占空比校準電路(DCC)來獲得精確的50%占空比時鐘。

從已發表的技術文獻來看,大多數常規DCC基于單端或單端輸入差分輸出[4-10]結構。單端電路可能會在開關切換期間產生嚴重的電流尖峰,在高頻工作時產生較大的電源擾動。實際上,與CMOS靜態邏輯相比,差分邏輯電路(例如,源極耦合邏輯(SCL))可以在以靜態功耗為代價的情況下將開關噪聲降低兩個數量級[11-12]。傳統的基于電荷泵的DCC[6]通常受電荷泵失配的影響。改進型差動電荷泵[7,10]降低了電荷泵失配的影響,然而,輸出時鐘正負脈沖的傳輸特性失配是不可避免的。參考文獻[13]所述電路實現了較寬的占空比校正范圍,且工作頻率范圍較寬,性能更好。

所提出的電路基于GF 0.18 μm CMOS工藝的高速DCC結構。整個DCC系統由兩個負反饋回路組成,同時提高了收斂時間和精度。參考文獻[13]中的控制級用來調節負載級電阻,替代了電流控制模式。與參考文獻[13]基于低通濾波器的DCD不同,所提出的電路使用一種基于積分器的DCS結構作為DCD。當輸入時鐘波形具有50%占空比時,積分器輸出差分信號為0。整個DCC系統由兩個負反饋回路組成,從而提高了精度和速度。所提出的DCC采用差分時鐘信號,具有簡單穩定的架構,可在高達4 GHz的頻率下進行時鐘占空比校正。

1 系統設計

DCC的頂層拓撲結構如圖1所示,采用全差分架構。兩個控制級CS1和CS2用于擴展輸入占空比范圍。緩沖級BUF1和BUF2基于SCL邏輯。占空比檢測器(DCD)采用了一個具有低通預濾波器的連續時間積分器,可以提高積分的精度。

圖1 DCC的頂層拓撲

如圖1所示,在兩個CS中,輸出節點的直流偏移電流可調,因此上升沿的輸出轉換速率可以增加或減小,而下降沿同時獲得了相反的調節效果。設計中使用了一個反饋環路來產生差分控制電壓CP和CN,這樣無論輸入占空比如何,反饋電路始終將輸出占空比穩定在50%左右。圖2展示了所提出DCC的工作時序圖。如圖2所示,波形的占空比依次從輸入的30%變到輸出的50%。

圖2 所提出DCC的時序圖

2 DCS的頂層建模

所提出DCC中反饋回路的簡化傳遞函數如式(1)所示:

G(s)=KDCD·H(s)·KCS·e-s·td

(1)

因子KDCD表示DCD的轉換系數,其值為8 mV/(1% error)。它表示,差分時鐘信號若存在1%占空比誤差,則等效差分直流電壓為8 mV。KDCD的精確值由時鐘信號的振幅和波形決定,且高頻時略有下降。然而,在簡化分析模型中,我們假設KDCD在整個工作頻率范圍內是一個常數。H(s)是DCD的電壓-電壓傳遞函數。DCD決定了直流環路增益和環路主極點位置。KCS代表控制級的增益,e-s·td表示緩沖級的傳播延遲。

圖3 所提出DCC的等效小信號模型

圖3表示了所提出DCC的等效模型。Din和Dout分別代表輸入和輸出占空比。反饋回路的傳遞函數可以表示為

(2)

假設td1和td2的值足夠小,G(s)可近似表示為

(3)

式中:td=td1+td2。

從式(2)到式(3)我們可以得到

(4)

基于p2,z和p3遠遠超過DCD的最大增益帶寬乘積的假設,H(s)可以近似表示為

H(s)≈-Adc[1/(1+s/p1)]

(5)

所以

(6)

PM≈180°-90°-arctan(AdcKcsKDCDp1·td)

(7)

為了保證穩定性,相位裕度設置為大于60°。為了證明所提出的DCC的穩定性,分析了閉環函數的極點和零點,表達式為

(8)

圖4給出了延遲時間對穩定性造成影響的一個例子。當延遲時間非常小時,極點位于s1和s1′,零點位于z和z′。當延遲時間增加時,極點將向s平面的右側移動,導致不穩定。在本文中,整個DCC系統由兩個負反饋回路組成。額外的反饋路徑擴展了帶寬,并提高了高頻環路增益。因此,高頻下的精度和速度也得到了提高。

圖4 延遲對閉環傳遞函數極點和零點的影響

仿真結果表明,在所提出的DCC中,KCS在工作頻率范圍內處于0.035% error/mV到0.584% error/mV之間,Adc=61.16 dB,如圖7和圖9所示。KDCD=8 mV/(1%誤差),在高頻時略微下降。總延遲時間td隨著時鐘頻率而增加,在4 GHz時td=115 ps。因此,所提出的DCC的相位裕度超過80°,閉環函數的極點都位于s平面的左側。

3 電路設計

3.1 控制級(CS)

所提出CS的原理圖如圖5所示。

圖5 所提出CS的原理圖

在圖5中,Vb是CS的偏置電壓。差分控制電壓CP和CN通過M1和M4轉換為控制電流。使用電流鏡M8～M11和M12～M15傳遞控制信號,從而將時鐘饋通的影響最小化,如圖6所示。連接到PMOS M2和M3的二極管用于抑制輸出擺幅變化,即使M2和M3的漏極電流在較寬范圍變化。

圖6 控制電壓在有無電流鏡M8～M11和M12～M15時的波紋

圖7 KCS隨輸入時鐘頻率的變化

KCS隨輸入時鐘頻率的變化見圖7。引入KCS因子來代表CS的靈敏度。KCS的單位為(1% error)/mV,表示當CS增加1 mV控制電壓時占空比的百分比變化。根據仿真結果,KCS在工作頻率范圍內從0.035% error/mV變化到0.584% error/mV。總體上來看,KCS隨著輸入頻率的增加而增加。這是因為:(1)在高頻下使占空比發生一定量的變化所需的絕對時間延遲較小;(2)在高頻時上升沿和下降沿占整個時鐘周期較大的百分比,因此相同量的斜率變化導致較大的占空比變化。KCS的變化直接導致閉環增益和環路帶寬的變化,因此必須仔細處理以防止穩定性問題的出現。

3.2 占空比檢測器(DCD)

差分輸出時鐘CKO+和CKO-由DCD檢測,占空比誤差轉換為差分直流電壓,放大并最終反饋給CS。

所提出的是一種基于積分器的DCD,如圖8所示。ro和Cp分別是輸出DCD的阻抗。所提出DCD的前端使用無源器件(電阻器)實現,將差分電壓電平傳輸特性的失配減少到最小。此外,還采用了一個二階DCD來提高動態性能。

圖8 所提出的DCD和所提出的DCD的小信號等效電路

根據所提出的DCD的小信號等效電路模型,假設使用單極OTA,那么DCD的電壓傳遞函數H(s)可以簡單地寫為

(9)

其中

d3≈R2·C1·R1·C2·Cp·ro

(10)

d2≈R2·gm·ro·C1·R1·C2

(11)

d1≈gm·ro·(R1+R2)·C2

(12)

從式(9)可以計算出所有極點和零點的位置。

(13)

(14)

(15)

z≈+(gm/C2)

(16)

積分器的直流增益和單位增益帶寬分別是

Adc=gm·ro

(17)

GBW=Adc·p1=1/(R2·C2)

(18)

根據式(1)、式(17)和式(18),環路增益和帶寬分別是:

Adc_loop=KDCD·KCS·Adc

(19)

(20)

Adc_loop決定靜態校正誤差。DCD的動態穩定過程可分為大信號周期和小信號周期。在大信號穩定期間,最大轉換速率為

(21)

式中:Vimax是DCD的最大差分輸入電壓。

總的轉換時間是

(22)

式中:VCS step max是最大差分控制電壓。

在小信號穩定期間,假設單極模型,則線性穩定時間為

(23)

式中:Ed是動態校正誤差。

從式(22)和式(23)得出總的穩定時間為:

(24)

DCD的設計策略如下:

①由于靜態校正誤差可以寫成

Es=1/Adc_loop

(25)

所以根據式(19)和式(25),可以得出

(26)

在最差的情況下,KDCD·KCS的值為0.28。

②根據式(24),R2·C2的值由下式確定

(27)

式中:KCS在最差情況下的值為0.035% error/mV

③令KCS=0.584% error/mV,根據式(12)計算最大環路帶寬GBWloop_max。讓p2對-z保持-20 dB/(°)的增益斜率。p2,z和p3應放置在遠遠超出GBWloop_max的位置,以最大限度地減少其對瞬態響應的影響。

所提出的DCD的預期指標為Es=Ed=0.5%,Tsettle=1 μs。DCD在有無低通濾波器情況下的頻率響應如圖9所示,圖中可見,低通濾波器的嵌入提高了DCD的整體性能。如圖8所示,低通濾波器由R2和C2組成。除去R2和C2后,形成沒有低通濾波器的電路。低通濾波器可以改善DCD的性能,可以降低所提出DCD的電壓衰減。這樣的話,上升沿的輸出轉換速率可以增加或減小,從而使系統更加精確。

圖9 DCD的頻率響應

3.3 緩沖級(BUF)

當忽略緩沖級的占空比失真時,可以使用延遲項e-s·td來描述其影響,其中td表示CS級和緩沖鏈的總延遲時間。延遲項e-s·td不會對環路增益或帶寬做任何改變,但會引入額外的相移。總的來說,考慮到快速穩定,GBWloop_max頻率的總相移不應超過120°。由主極點p1引入的相移為90°,假設p2,z和p3遠遠超出GBWloop_max,所引入的附加相移應限制在30°以下,即:

GBWloop·td<π/6

(28)

由于功耗與GBWloop成正比,所以最小的緩沖級功耗受到式(28)的限制。

圖10 BUF單元原理圖

所提出BUF單元的原理圖如圖10所示。Vbb是緩沖器的偏置電壓,用以確保由電流鏡像生成的Is保持不變。采用簡單的SCL結構,由NMOS源和耦合對M1和M2組成,M1和M2交替的工作在飽和區和截止區,頂部的電阻R3和C決定了輸出共模電壓,尾電流源IB轉入兩個分支中的一個,并由輸出電阻R1和R2轉換成差分輸出電壓。

假設ΔV是由尾部電流IB引起的在R1(R2)上的電壓降,則BUF單元的邏輯擺幅VSWING為2 V。此外,假設R1和R2的值均為RD,則邏輯擺幅為

VSWING=2RDIB

(29)

為了確保M1和M2工作正常,BUF單元的輸入電壓和輸出電壓必須滿足以下兩個方程,

VINP-VOUTN

(30)

VINP-VOV-VTH

(31)

式中:VOV和VTH分別為M1和M2的過驅動電壓和閾值電壓。

在由BUF單元串聯組成的SCL緩沖級中,

VOUTP=VINP

(32)

VOUTN=VINN

(33)

VSWING=VOUTP-VOUTN

(34)

根據式(30)和式(31),可以得出

VOV

(35)

在上述過程中,VTH≈490 mV,VSWING≈400 mV,根據式(29),為了使晶體管的寄生電容降到最小,M1(M2)的過驅動電壓設定為盡可能大,這里設定為300 mV。

由于對稱性質,邏輯閾值等于0,小信號增益為gm,n·RD,其中gm,n為M1(M2)的跨導,且ID1,2=IB/2。因為VINN=VINP=VOUTN=VOUTP=VDD-IB·R3-ΔV/2,且當ID1,2=IB/2時,M1(M2)的電壓VDS和它們的VGS相等。所以,BUF單元的小信號增益為

(36)

此外,當輸入時鐘的頻率為f時,BUF單元的小信號增益可以被描述為

(37)

傳輸延遲是

tPD,SCL=0.69RDCtot

(38)

(39)

式中:Cgg是后面BUF單元的輸入柵極電容。

為了重構信號的波形,緩沖級的有效小信號增益應不小于

(40)

式中:VSWING_CS是CS的最小輸出擺幅,仿真結果表明VSWING_CS≈200 mV。

對于輸入時鐘的最大頻率,需要N個緩沖級,其中

N=logAv(fH)Again

(41)

總的時間延遲是

td=NιPD,SCL

(42)

總的電流消耗是

Itot=N·IB

(43)

根據式(36)到式(41)、式(28)可改寫成

(44)

流片電路中使用的緩沖級數量為2。

4 實驗結果

所提出的DCC采用GF 0.18 μm混合信號CMOS工藝設計和加工。圖11所示的測試芯片(包括探針焊盤)的面積為550 μm×370 μm。

圖11 The chip photography

系統建立過程通過后仿真進行驗證,如圖12所示。y軸是電壓CP。總穩定時間在1 μs以內,和理論模型一致。

圖12 所提出DCC的穩定行為

未封裝的部件使用晶圓探針進行了測量。輸出負載設置為50 Ω‖2 pF交流耦合。

實驗結果表明,該電路可以在500 MHz～4 GHz頻率范圍內正常工作。整個頻率范圍內+/-0.5%誤差的可調占空比范圍超過了30%～70%。

圖14 所提出DCC的波形

圖13和圖14分別是信號頻率為500 MHz和4 GHz時的結果。

圖13 所提出DCC的波形

DCC相對于不同輸入占空比的測量結果如圖15所示。整個頻率范圍內可接受的工作范圍總體為30%～70%。在4 GHz輸入時觀察到峰值抖動為19.3 ps,如圖16所示。

圖15 所提出DCC在不同占空比輸入和工作頻率的波形

圖16 4 GHz輸入時的峰值抖動

表1列出了所提出電路和其他一些模擬DCC之間的比較。除在參考文獻[16]中用0.055 μm CMOS工藝設計的DCC外,所提出DCC的后仿真結果優于列表中的其他DCC,在使用0.18 μm CMOS技術設計的電路中實現了更高的工作頻率。

表1 性能統計與比較

5 結論

本文提出了一種工作在500 MHz～4 GHz的差分50% DCC。所提出電路的新穎特性在于,占空比檢測器使用了具有低通預濾波器的連續時間積分器和帶有源耦合邏輯設計的時鐘緩沖器鏈。

所提出的DCC采用了GF 0.18 μm CMOS工藝,并針對高速運行進行了優化。與傳統的使用CMOS工藝設計的模擬占空比檢測器相比,所提出的電路最大輸入頻率可達4 GH。實驗給出了工作頻率范圍從500 MHz?4 GHz的測試結果。可接受的輸入占空比范圍為30%～70%。4 GHz時的功耗為5.37 mW,輸出抖動為19.3 ps。

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AWideBandDifferential50%DutyCycle

CorrectorforHighSpeedSensorsCHENXiangyu*

(School of Foreign Languages,Southeast University,Nanjing 211189,China)

A differential 50% Duty Cycle Corrector for high speed sensor is proposed in this paper. Compared with the conventional analog duty-cycle detectors designed in CMOS process,the proposed circuit has a simple and robust architecture and proofs the possibility of clock duty cycle correction at frequencies as high as 4 GHz. The novel features include a duty cycle detector using continuous-time integrator with a low-pass pre-filter and clock buffers chain designed with Source-Coupled Logic. The Duty Cycle Corrector is designed under Chartered 0.18 μm CMOS process and optimized for high-speed operation. The experimental results show that the circuit can work well at frequencies ranging from 500 MHz to 4.0 GHz and the acceptable input duty cycle range is 30%～70%. The power consumption is 5.37 mW and output jitter is 19.3 ps at 4GHz. The area of the test chip(include the probe pad)is 550 μm×370 μm.

Differential;duty cycle corrector;continuous-time integrator;source-coupled logic

10.3969/j.issn.1004-1699.2017.12.016

2017-08-21修改日期2017-10-28

TP393

A

1004-1699(2017)12-1876-08

陳祥雨(1985-),男,山東德州人,工學學士,文學碩士,助理工程師,東南大學外語學習中心副主任。現從事電化教學、教學軟硬件研發與測試、實驗設備管理等研究。先后參與國家社科項目1項,省級重點社科項目1項。多次參加國際學術交流會議并發表論文,已申請專利6項,xiangyu0509@163.com。