蔡云+周恒
摘要:通信系統傳輸性能分析儀在通信系統的工程施工與日常維護中發揮著重要的作用。本文以通信系統性能分析儀為研究對象,以FPGA為核心,研究了位同步時鐘信號的提取以及整個控制系統電路,最后在示波器上通過對眼圖進行觀測。
關鍵詞:FPGA;眼圖;位同步
中圖分類號:TN919 文獻標識碼:A 文章編號:1007-9416(2017)09-0107-01
1 自同步時鐘技術工作原理
1.1 自同步技術
從原理上講,按照實現方法可以將位同步劃分為外同步和自同步兩種。自同步法是指發送端不專門發送同步時鐘信息,接收端使用其他技術從接收到的碼元信號中提取同步時鐘信息的方法[1]。自同步方法主要有濾波法、包絡“陷落”法和數字鎖相環法等等。
1.2 鎖相環法提取位同步時鐘
數字鎖相環法是利用鑒相器的原理,對接收碼元與本地產生的位同步信號的相位進行對比,如果它們的相位不一致,鑒相器就會產生誤差信號去調整位同步時鐘的相位,直到獲得準確的位同步信號為止[2]。
主要包括晶振、n倍分頻器、微分鑒相器和控制模塊四個部分。脈沖信號由晶振經過整形后所得,將接收到的脈沖信號通過控制模塊送到分頻器進行分頻,其中一部分作為反饋信號輸入到微分鑒相器,另一部分輸出到解碼模塊。如果接收碼元的波特率為,于是位同步時鐘序列的頻率也必須為。晶振的的頻率通過 PLL模塊倍頻為,整形后輸出的頻率為的脈沖信號,經 n次分頻后就可以得到重復頻率為的位同步時鐘。如果接收端晶振輸出經過n次分頻后,接收碼元信號與位同步時鐘不能同步,通過微分鑒相器調整輸出的相位誤差信號,達到相位同步狀態為止。
2 傳輸性能分析儀系統的研究
2.1 發送端電路
時鐘源電路由矩陣鍵盤、51單片機核、LCD12864液晶顯示屏、分頻器組成。利用FPGA中自帶的嵌入式模擬鎖相環作為基準信號實現鎖相,為系統其他邏輯部分直接提供時鐘應用。
信源發生器模塊和噪聲信號發生器模塊,其本質都是偽隨機序列,只是偽隨機序列的級數不同而已。采用線性反饋移位寄存器結構產生。
2.2 信道
用巴特沃斯低通濾波器對信道進行模擬,選取的截止頻率為100 KHz、200 KHz、500 KHz三種,通過對具體電路的設計,選取階數為四階的低通濾波器,對結果進行試驗,濾波效果完全可以達到設計要求。
信道中的信號和噪聲,在設計中采用加法器和衰減電路組成。在加法器芯片的選擇上主要考慮到它的高次諧波分量,所以選用高寬帶的THS3091。衰減電路選擇的是π型衰減網絡,通過調節輸入阻抗來調節衰減倍數。
2.3 接收端電路
在接收端,主要的任務就是對同步時鐘信號的提取,對于同步時鐘信號的提取采用數字鎖相環方法進行提取,使用的數字鎖相環方案是超前-滯后型數字鎖相環[3],該模塊的頂層包含五個模塊,分別為微分鑒相器、改進型數字濾波器、雙相時鐘源、控制器、分頻器。
3 系統測試仿真結果
對電路各項性能進行了測試。首先對同步時鐘信號的提取進行了測試,采用矩陣鍵盤控制,改變碼元速率從10kbps—100kbps進行測試。數據對比結果詳見表1所示。
由表1可以看出數字信號即四級偽隨機序列的碼元速率可以根據設定碼元速率而改變,并且碼元速率的誤差都不大于0.2%,滿足設計的要求。
對濾波器加干擾信號和對最后眼圖的測試結果如表2所示。
從表2中,觀察兩組相同的信號分別通過不同截止頻率的低通濾波器的波形,可以從圖中看出通過截至頻率為100 KHz低通濾波器后部分矩形脈沖都被濾成了正弦波, 截至頻率為200 KHz的稍好,截至頻率為500 KHz的最好。這是因為低通濾波器的截至頻率越低,濾除信號的高次諧波越多,波形正弦化越嚴重。
通過對不同截止頻率下眼圖的比較,選擇發送端的碼元速率為10 bps,使用接收端的位同步時鐘信號,可以很明顯的看出眼圖中上下陰影面積增大。同時通過觀察眼圖還可以看出,當通過不同截止頻率的低通濾波器時,眼圖的張開度是不同的,截止頻率越高斜率越大,所以,想讓系統的傳輸性能達到最佳,應該減少噪聲的干擾。
4 結語
本研究主要運用FPGA最小系統為控制核心,使用低通濾波器模擬數字通信系統的信道,實現了對自同步時鐘的數字通信系統傳輸性能分析儀的研究設計。整個系統中最為關鍵的部分是使用數字鎖相環提取位同步時鐘。這部分的性能決定了整個通信系統傳輸性能,在通信系統有舉足輕重的地位。
參考文獻
[1]樊昌信.通信原理教程:第三版[M].北京:電子工業出版社,2012.
[2]張會,劉伯棟.基于眼圖分析的數字通信干擾效果方法研究[J].艦船電子工程,2011,31(2): 73-76.
[3]Leon W.Couch. Digital and Analog Communication Systems:Seventh Edition[M].Upper Saddle River:Prentice Hall,2006.all,2006.endprint