數字邏輯電路教學模式改革的探索與研究

摘 要：數字邏輯電路是計算機類、電子類專業的專業基礎必修課程，本課程原理性和操作性都很強，對于計算機專業來說，它是計算機組成原理、嵌入式等后繼硬件課程必需的先修課程，其教學效果直接影響到后繼的硬件課程。

關鍵詞：數字邏輯；電路教學；模式改革。

傳統的教學模式，都是先講解理論知識，理論知識主要以邏輯關系、組合電路的分析設計、組合電路模塊的應用、觸發器、時序電路幾個部分組成，實踐部分則是在試驗箱上以插拔式實驗為主，這種實踐方式的優勢在于學生容易接受、操作簡單，但這種方式也容易使得學生走進誤區，主要有四個表現：

一是學生會以為數字邏輯電路主要就是連線操作，從而出現“重‘操作，輕理論”的現象，此處的“操作”僅僅停留在連線上，最常見的現象是學生做出實驗效果，但不知道為什么會有相應的結果，更談不上如何去應用電路模塊，所以我們經常會見到熟練的“連線操作工”，卻不是電路學的很好的同學，因為他并不熟悉原理性知識，不懂得實驗為什么會有相應的結果，只是為了連線而連線。

二是會讓學生忽視對理論知識的學習，這點在組合電路的設計中體現的比較明顯，因為有的學生太注重連線，認為只要連出電路，無所謂設計流程和邏輯關系，在設計的時候完全不按照設計流程按部就班的進行，而是在試驗箱上反復嘗試，對于較簡單的功能或許還有可能實現，對于比較復雜的功能，這種嘗試無疑是徒勞，所以實踐是需要理論知識支撐的。

三是學生被實驗中出現的芯片損壞、接觸不良、導線不通等問題干擾，不僅耽誤了大量的時間在排查錯誤上，還會打消學生實驗的積極性。

四是學生會認為數字邏輯電路是純硬件的課程，跟軟件、編程沒有一點點關系，我們知道，計算機軟硬一家，兩者相輔相成，誰都不可能只使用硬件或軟件。

除了傳統教學模式對學生產生的以上三方面誤導以外，從技術角度來說，傳統的教學模式與現在世界上流行的先進技術脫節。

新工科環境下，要求高校注重學生的系統認知、系統分析和設計、系統應用等計算機系統能力的培養，培養出高質量的應用型人才，使得學生走出校門能夠快速適應以新技術、新業態、新產業為特點的新經濟發展，這就要求我們必須對數字邏輯電路課程的教學模式進行改革。

目前，許多高校為了提高學生對數字邏輯電路課程的學習興趣，提高教學效果，都已采用軟硬結合的教學方式，把硬件描述語言引入到數字邏輯電路中，主要采用的有VHDL、Verilog、SystemC、System Verilog等，仿真軟件以Logisim和Vivado為主打，在這些仿真軟件上不僅可以實現數字邏輯電路，還可以對計算機組成原理等后繼硬件課程進行，最終在實驗平臺上實現邏輯功能。本文我們采用了Verilog語言、Vivado環境，所采用的實驗平臺是基于Xilinx Artix-7 FPGA研發平臺，以數字邏輯電路中的分頻器實驗項目為例介紹。

不管是傳統的教學模式，還是改革后的教學模式，分頻器都是必做的實驗項目之一，與傳統模式不同的是，不再使用插拔式試驗箱，而是采用了Verilog語言和Vivado環境，所以在實驗之前的理論教學環節中需要增加有關編程規則的介紹。

同一功能在實現時方法不是唯一的，此處是以對時鐘端實現分頻為例，編程思路是以if循環為主，首先在模塊中聲明模塊的輸入和輸出端口：

input clk，

output clk_out

再通過常量COUNTER_WIDTH對reg型變量reg_cnt建立數組來對存儲器建模，實現對存儲器的讀寫：

parameter COUNTER_WIDTH = 27；

reg [COUNTER_WIDTH-1：0] reg_cnt =27'd100000000；

reg tmp = 1'b0；

最后在always塊中使用If語句實現對時鐘端的分頻：

always @（posedge clk）

if （reg_cnt > 1'b0）

reg_cnt <= reg_cnt - 1'b1；

else

begin

reg_cnt <=27'd100000000；

tmp <= ～tmp；

end

assign clk_out = tmp；

源文件在綜合沒有錯誤之后，在下板之前，可以進行仿真，為了更好的觀察分頻效果，可適當調整仿真時間，仿真效果如圖1所示：

圖1中第一條是時鐘端clk波形，第二條是輸出端clk_out的波形，從波形周期或頻率的變化上可以明顯觀察到分頻效果。

仿真結束后進行管腳約束，生成相應的約束文件，再編譯生成Bit流文件，最后就可以連接開發板（Open Target）并下板（Program Device），在開發板的上也能觀察到分頻效果。

通過分頻器的實驗過程來看，新型的教學模式完全顛覆了傳統教學模式，不管是理論教學環節還是實踐環節都有很大的變化，尤其是實踐環節幾乎是與傳統的實驗方式完全不同，不再是以連線為主的純硬件操作，而是通過代碼驅動實驗板實現邏輯功能，這種教學模式能夠把軟硬件有機結合，使學生從繁瑣的連線及線路錯誤的排查中解脫出來，把學習的重點放在代碼的優化和對邏輯關系的應用上，如何通過硬件描述語言實現邏輯功能成為學生學習和實踐的重心，大大提高了學生的編程能力、對理論知識的應用能力以及學習的興趣，不管是從教學效果以及數字邏輯電路與后繼課程的銜接上來說，還是從教學過程中對學生FPGA開發能力培養的角度來說，對數字邏輯電路的理論和實踐教學進行全方位的改革勢在必行。

參考文獻：

[1] 張志軍，于紅斌，張愛麗等.王歲花地方高師院校數字邏輯電路課程教改初探[J].中國輕工教育，2015（2）：83-85.

[2] 趙天翔，何金枝.以verilogHDL為重點的數字邏輯課程教學改革與實踐[J].電腦知識與技術 ，2016，12（35）：177-178.

作者簡介：

朱學玲 （1979.10-），女，漢族，宿州人，安徽新華學院，講師，本科，主要研究方向：計算機技術