直接數字射頻存儲技術研究

趙越

摘 要：對DRFM中采用關鍵技術進行細致深入研究，設計完成了一個多路采樣DRFM系統，并給出現場可編程門陣列（FPGA）、高速模數轉換器為主要單元的實現方案。整個系統采用硬件與軟件相結合的方式設計完成了最終的電路設計，并通過測試結果分析達到指標要求。

關鍵字：DRFM；模數轉換器；多路采樣

通過對射頻存儲器的基本原理及相應的性能的研究，設計了一個多路采樣的DRFM系統。本系統設計是在輸入端將信號頻帶劃分成多路的子頻帶，在采樣過程中分別對各路信號進行分時采樣[1]。其中多路采樣通道包含差分放大器和A/D轉換器，此系統為中頻信號的處理系統，輸入信號通過7路ADC的分時采樣結構對信號的各子頻帶完成有多于12位的數字采樣處理，進而完成整個頻帶的采樣。系統總體構架圖由圖1所示。

其中多路采樣陣列里每路ADC采樣都可對頻率75MHz 、帶寬30MHz中頻信號直接采樣處理，并通過可編程控制器，這里將采用FPGA來控制分段將采樣后的數據送到數字正交下變頻進行處理，最終，將中頻數字信號采樣存儲成正交的I、Q基帶信號，得到I、Q基帶信號再進一步數據處理。

設計了7路ADC分時采樣結構，通過控制器來切換頻帶來完成對整個頻帶的采樣。根據欠采樣原理[2]，采用單獨每一片的采樣速率為150Msps ADC即可完成對于輸入信號頻率為75MHz、帶寬為30MHz的中頻信號進行采樣處理，采用Virtex-5系列FPGA，來配置外圍芯片實現同上位機的通信傳輸

1 ADC采樣陣列設計及電路設計

快速的ADC采樣電路的輸入選用差分的方式來實現，即單端變差分運放的方式將單端信號變換為差分信號，從而滿足采樣電路輸入指標。

由系統涉及指標要求，我們可選用的，模數轉換器AD9254。輸入信號調理單元將使用TI公司的THS4511-SP來實現。THS4511-SP是一款低功耗，差分運算放大器

2 FPGA模塊設計

2.1 FPGA器件選型及配置電路設計

由本系統處理器設計要求，我們將采用XILINX公司的Virtex-5系列XC5VFX70T-1FFG1136C 來實現設計[3]。采用通過PROM直接對配置信息加載的方式。是將配置信息直接存放在PROM芯片里，系統上電正常運行，FPGA進行自動加載存儲芯片相應配置信息。這里FPGA配置芯片采用XCF128XFTG64C。

2.2 數字處理模塊軟件設計

系統處于工作狀態后，控制器將發出LVDS三線遙控工作指令，并由FPGA進行接收處理。當FPGA工作狀態機處于工作狀態并接收了控制器傳送的指令，就將本振源跳頻控制信號發出，等待固定時延，將本振源切換完成后送入ADC進行7路分時采樣，并將采樣后的數據信號輸入正交下變頻模塊，并得到輸出的七路基帶數字信號，最終完成整個頻帶信號采樣存儲，最后經過不同工作模式進行信號數字處理。

2.3 數字正交下變頻

根據系統設計要求，將采用FPGA編碼完成正交數字下變頻算法設計，FPGA處理速度快且可以完整保留信號的初始值，經處理采樣后的中頻信號進行下變頻到基帶信號。

我們在設計時NCO將采用正余弦尋址的方法。處于對資源利用角度考慮，設計過程里，針對正弦信號第一象限進行存儲，對于實現正余弦的查表算法的途徑有很多種，但經過對對數字下變頻整體設計的方向把握，將選用變換地址與數據符號方法來完成算法設計[5]。

3 ADC采樣陣列測試及分析

由系統框圖可知，輸入信號首先經過高速采樣陣列進入系統進行處理。高速ADC采樣陣列采用7路ADC分時信號采樣存儲，最終將完成所有信號采樣處理。在電路的設計上要求7路ADC的芯片的參數一致，來避免采樣過程中產生的較多的雜散從而導致恢復信號時產生的雜波分量。對于，模塊的測試主要是針對檢測七路ADC的工作情況，并通過將一設定信號輸入七路ADC來檢測其參數是否一致，和采樣時雜散的指標能否達到系統要求[6]。

本系統設計采用模數轉換器ADC9254，輸入的信號經過模數轉換器進行采樣后，將傳送到FPGA的輸入端口進行下一步處理。將采用開發工具內部自帶的在線邏輯分析儀Chipscope Pro，通過軟件的調試來實現對FPGA內部數據信號處理及接口信號處理觀察。Chipscope Pro是基于邏輯、總線、數據分析及虛擬輸入，虛擬輸出而設計一款虛擬分析與調試的軟件。

對系統進行調試將對Chipscope Pro進行設置：（1）采樣深度設置成2048（2）采樣的時鐘設置成150MHz。通過 MATLAB進行觀測信號的功率譜密度。輸入信號分別為：1MHz，10MHz，25MHz.

由分析可知，信號頻譜純度影響雜散的高低，即頻譜純度較高，雜散電平較低，實驗結果也證明了可以滿足系統指標要求。

4 FPGA與控制器通信實時測試

通過示波器輸出結果可知，FPGA與控制器間通信處于正常狀態，并且由控制器向FPGA發出的指令準確無誤。

5 總結

本章完成了對直接數字射頻存儲技術研究系統進行設計及對結果的測試分析。完成了硬件及軟件模塊的設計，并完成了各模塊性能的測試，測試結果可得出本直接射頻存儲系統可處理高達1.6GHz中頻信號，可實現對輸入信號的無失真的采樣存儲。最后將FPGA與控制器間通信進行測試并達到系統指標要求。

參考文獻

[1] 趙書志，潘明海.基于FPGA的數字射頻存儲器設計[J].電子測量技術，2007，30（2）：118-120.

[2] 田耘，徐文波，張延偉等編著.無線通信FPGA設計[M].北京：電子工業出版社，2008.

[3] Buracchini E. The Software Radio Concept [J]. IEEE Communications Magazine， 2000， 38（9）： 138～143.

[4] Araujo T， Dinis R. Analytical evaluation and optimization of the ADC （analog-to-digital converter） in software radio architectures [J]. IEEE Global Telecommunications Conference， 2004， 2（29）：1066～1070.

[5] Reves X， Marojevic V， Gelonch A， Ferrus R. The cost of an abstraction layer on FPGA devices for software radio applications [J]. IEEE Personal， Indoor and Mobile Radio Communications， 2004， 3（5～8）：1942～1946.c

[6] Wang Guoqing， Wei Xizhang， Lu Huanzhang. Double-IF quadrature demodulation of super-heterodyne radar receiver [C]. IEEE Signal Processing， 2008， 9（26～29）：2505～2508.endprint