D觸發(fā)器動(dòng)態(tài)參數(shù)與電路結(jié)構(gòu)關(guān)系分析

施朝霞+南余榮+賈立新

摘 要：D觸發(fā)器是構(gòu)成時(shí)序電路的基本單元，是數(shù)字電路課程中的重要內(nèi)容，D觸發(fā)器的動(dòng)態(tài)參數(shù)是教學(xué)的難點(diǎn)和重點(diǎn)。課堂教學(xué)中由于學(xué)時(shí)有限只分析了D觸發(fā)器動(dòng)態(tài)參數(shù)對(duì)時(shí)序電路工作特性的影響，沒有探討D觸發(fā)器動(dòng)態(tài)參數(shù)與其自身內(nèi)部電路結(jié)構(gòu)的關(guān)系，學(xué)生對(duì)該知識(shí)點(diǎn)理解不透。該文以開關(guān)型主從結(jié)構(gòu)上升沿D觸發(fā)器為例，分析了其動(dòng)態(tài)參數(shù)與內(nèi)部電路結(jié)構(gòu)的關(guān)系，并進(jìn)行了仿真驗(yàn)證和分析。該文對(duì)D觸發(fā)器的動(dòng)態(tài)參數(shù)教學(xué)有一定的指導(dǎo)作用。

關(guān)鍵詞：D觸發(fā)器 動(dòng)態(tài)參數(shù) 電路結(jié)構(gòu)

中圖分類號(hào)：TN79 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-098X（2017）07（a）-0081-04

Abstract：D flip-flop is the basic unit of sequential circuit， which is an important part of digital circuit course. The dynamic parameters of D flip-flop are the difficulty and key point when teaching. The influence of the dynamic parameters of the D flip-flop on the working characteristics of the sequential circuit is analyzed， the relationship between the dynamic parameters of the D flip-flop and its internal circuit structure is not discussed due to the limited class hours. Students can not profound understanding this point of knowledge. In this paper， the rising edge D flip-flop with switching master slave structure is designed as an example. The relationship between the dynamic parameters and the internal circuit structure under typical conditions are simulated and analyzed. This paper has some guidance to the teaching of dynamic parameters for D flip-flop.

Key Words：D flip-flop； Dynamic parameters； Circuit structure

D觸發(fā)器是構(gòu)成數(shù)字時(shí)序邏輯電路的最基本單元，D觸發(fā)器的三個(gè)重要?jiǎng)討B(tài)參數(shù)建立時(shí)間、保持時(shí)間和傳播延時(shí)決定了構(gòu)成的時(shí)序電路能被時(shí)鐘控制的速度，是“數(shù)字電路與數(shù)字邏輯”課程的重要內(nèi)容。數(shù)字電路教學(xué)中通過如下思考題引入了動(dòng)態(tài)參數(shù)的教學(xué)內(nèi)容：上升沿D觸發(fā)器，時(shí)鐘CLK端接收上升沿信號(hào)的同時(shí)數(shù)據(jù)輸入端D信號(hào)剛好從0變?yōu)?，則此時(shí)D觸發(fā)器輸出0還是1？結(jié)論是D觸發(fā)器輸出0[1]，因?yàn)閿?shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK上升沿到來之前有穩(wěn)定最小時(shí)間的要求。

課堂教學(xué)中舉例法很好地給出了D觸發(fā)器建立時(shí)間的概念，但也給了學(xué)生部分錯(cuò)誤的暗示，那就是數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK上升沿到來之前必須有一個(gè)穩(wěn)定的最小時(shí)間。實(shí)際上，經(jīng)過D觸發(fā)器內(nèi)部電路結(jié)構(gòu)的優(yōu)化設(shè)計(jì)，D觸發(fā)器的建立時(shí)間可以是0，也可以是負(fù)的，也就是，即使時(shí)鐘信號(hào)CLK上升沿到來之后，數(shù)據(jù)信號(hào)D發(fā)生0到1的變換，D觸發(fā)器的輸出照樣可以得到1。

筆者認(rèn)為，在D觸發(fā)器動(dòng)態(tài)參數(shù)的課堂教學(xué)中不能脫離兩點(diǎn)：首先是要明確D觸發(fā)器動(dòng)態(tài)參數(shù)的應(yīng)用背景；其次是不能脫離開D觸發(fā)器本身的內(nèi)部結(jié)構(gòu)。否則，學(xué)生難以掌握動(dòng)態(tài)參數(shù)的本質(zhì)，也就不能靈活應(yīng)用進(jìn)行電路的分析。基于對(duì)D觸發(fā)器動(dòng)態(tài)參數(shù)的概念的理解基礎(chǔ)上，掌握動(dòng)態(tài)參數(shù)與其內(nèi)部電路結(jié)構(gòu)的關(guān)系，有利于明確D觸發(fā)器動(dòng)態(tài)參數(shù)的工程實(shí)際背景和意義，也更有利于后面時(shí)序邏輯電路中時(shí)序設(shè)計(jì)課程內(nèi)容的學(xué)習(xí)。

但是，“數(shù)字電路與數(shù)字邏輯”理論教學(xué)中只給出了D觸發(fā)器動(dòng)態(tài)參數(shù)的定性概念說明。該文在課程教學(xué)的基礎(chǔ)上深入分析了D觸發(fā)器動(dòng)態(tài)參數(shù)與電路內(nèi)部結(jié)構(gòu)的關(guān)系，供不同層次的學(xué)生學(xué)習(xí)時(shí)參考。

1 D觸發(fā)器的動(dòng)態(tài)參數(shù)

D觸發(fā)器的動(dòng)態(tài)參數(shù)用來表征輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求，以及輸出對(duì)時(shí)鐘信號(hào)響應(yīng)的延遲時(shí)間。如圖1（a）所示為上升沿D觸發(fā)器的動(dòng)態(tài)時(shí)序圖，建立時(shí)間tSU為數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK上升沿到來之前應(yīng)穩(wěn)定的最小時(shí)間；保持時(shí)間tH為數(shù)據(jù)信號(hào)D在時(shí)鐘信號(hào)CLK上升沿到來以后應(yīng)穩(wěn)定的最小時(shí)間；tW為觸發(fā)脈沖寬度；tp（CQ）為時(shí)鐘信號(hào)的上升沿至觸發(fā)器輸出端建立新的穩(wěn)定狀態(tài)所產(chǎn)生的延遲時(shí)間。

正確理解觸發(fā)器的建立時(shí)間、保持時(shí)間、傳輸延遲時(shí)間對(duì)保證時(shí)序電路的正常工作十分重要，它們直接影響時(shí)序電路能被時(shí)鐘控制的速度[2]。在同步時(shí)序電路中，對(duì)時(shí)鐘CLK激勵(lì)做出響應(yīng)的觸發(fā)器是同時(shí)發(fā)生的，每一級(jí)觸發(fā)器運(yùn)行的結(jié)果必須等到下一個(gè)時(shí)鐘翻轉(zhuǎn)時(shí)進(jìn)入下一級(jí)。以圖1（b）由D觸發(fā)器構(gòu)成的二分頻電路為例，電路能正確工作的時(shí)序條件是，CLK脈沖的周期T應(yīng)滿足：T≥tp（CQ）+tSU+tpNOT，其中tpNOT為組合邏輯電路反相器的延遲時(shí)間。同時(shí)在CLK上升沿到來之后，如果輸出Q的改變值通過反相器很快反饋到觸發(fā)器的輸入端，就會(huì)無法滿足觸發(fā)器的保持時(shí)間，為了滿足觸發(fā)器的保持時(shí)間，應(yīng)滿足tp（CQ）+tpNOT≥tH。經(jīng)過課堂的理論學(xué)習(xí)，學(xué)生能夠掌握D觸發(fā)器動(dòng)態(tài)參數(shù)的基本概念，會(huì)畫一些簡(jiǎn)單的時(shí)序電路波形。在課堂上學(xué)時(shí)有限沒有對(duì)D觸發(fā)器的動(dòng)態(tài)參數(shù)進(jìn)行深入分析，比如說建立時(shí)間tSU，在D觸發(fā)器時(shí)鐘信號(hào)CLK上升沿到來之前，數(shù)據(jù)D必須要提前出現(xiàn)嗎？答案是否定的，D觸發(fā)器的內(nèi)部結(jié)構(gòu)決定了這些動(dòng)態(tài)參數(shù)值的大小，因此掌握D觸發(fā)器動(dòng)態(tài)參數(shù)與其內(nèi)部電路結(jié)構(gòu)的關(guān)系，更有利于學(xué)生深層次的掌握數(shù)字電路相關(guān)知識(shí)點(diǎn)，并進(jìn)行工程應(yīng)用。endprint

2 電路結(jié)構(gòu)對(duì)D觸發(fā)器動(dòng)態(tài)參數(shù)的影響

構(gòu)成一個(gè)D觸發(fā)器的常用結(jié)構(gòu)是主從結(jié)構(gòu)[3]，舉個(gè)例子如圖2所示，D觸發(fā)器由多路開關(guān)型兩個(gè)主從結(jié)構(gòu)的鎖存器構(gòu)成，多路開關(guān)采用傳輸門來實(shí)現(xiàn)。當(dāng)時(shí)鐘CLK=0時(shí)，T1、T4導(dǎo)通T2、T3關(guān)斷，輸入D被采樣到節(jié)點(diǎn)QM上，輸出Q保持不變。當(dāng)時(shí)鐘CLK上升到1時(shí)，主級(jí)T1關(guān)斷停止采樣輸入并進(jìn)入維持狀態(tài)，T2導(dǎo)通，交叉耦合的反相器N2和N3保持QM狀態(tài)。同時(shí)，T3導(dǎo)通T4關(guān)斷，QM被復(fù)制到輸出Q上。

假設(shè)圖2中每一個(gè)反相器的傳播延時(shí)為tpd_inv，傳輸門的傳播延時(shí)為tpd_tx。建立時(shí)間是輸入數(shù)據(jù)D在時(shí)鐘CLK上升沿之前必須有效的時(shí)間，從圖2的工作原理分析，這就相當(dāng)于問：在時(shí)鐘上升沿之前輸入D必須穩(wěn)定多長(zhǎng)時(shí)間才能使QM采樣的值是可靠的？分析可知，輸入D在時(shí)鐘上升沿之前必須傳播通過N1、T1、N3和N2，必須充分保證傳輸門T2兩端A和B的節(jié)點(diǎn)電壓值相等，否則，交叉耦合的一對(duì)反相器N2和N3就可能得不到正確的輸入D的值。因此建立時(shí)間等于3× tpd_inv+tpd_tx。如何通過內(nèi)部結(jié)構(gòu)的設(shè)計(jì)來改變建立時(shí)間呢？一個(gè)非常簡(jiǎn)單的方法就是在CLK輸入端后加入兩級(jí)反相器，通過延緩時(shí)鐘上升沿到達(dá)傳輸門T2的時(shí)間來減小建立時(shí)間，此時(shí)的建立時(shí)間等于1×tpd_inv+tpd_tx。

傳播延時(shí)是QM值傳播到輸出Q所需要的時(shí)間，在滿足建立時(shí)間的前提下，數(shù)據(jù)D已經(jīng)傳播到反相器N4的輸出端，因此傳播延時(shí)為通過T3和N6的延時(shí)，tp（CQ）=1×tpd_inv+tpd_tx。

保持時(shí)間表示在時(shí)鐘上升沿之后輸入必須保持穩(wěn)定的時(shí)間，如圖2電路結(jié)構(gòu)中，當(dāng)時(shí)鐘為高電平時(shí)，傳輸門T1關(guān)斷。由于D輸入和CLK在到達(dá)T1前都有一個(gè)反相器的延遲時(shí)間，所以在時(shí)鐘變?yōu)楦唠娖街筝斎肷系娜魏巫兓疾粫?huì)影響輸出，因?yàn)楸３謺r(shí)間tH=0，這里也可以通過在D輸入或者CLK輸入后加反相器的方法來改變維持時(shí)間。

3 仿真驗(yàn)證

基于0.5 ?m CMOS工藝[4]設(shè)計(jì)的多路開關(guān)主從型上升沿D觸發(fā)器詳細(xì)內(nèi)部電路如圖3所示，功能框圖為對(duì)應(yīng)的圖2，電路電源電壓為5 V。采用Cadence軟件[5]重點(diǎn)對(duì)D觸發(fā)器的建立時(shí)間進(jìn)行了仿真，并通過比較說明電路結(jié)構(gòu)對(duì)D觸發(fā)器建立時(shí)間的影響。

為了得到上升沿D觸發(fā)器的建立時(shí)間，設(shè)置變化的數(shù)據(jù)輸入端D（從0變?yōu)?）逐漸靠近時(shí)鐘CLK上升沿直到電路失效無法獲取到正確的D信號(hào)。圖4中（a）和（b）分別仿真了數(shù)據(jù)輸入D與時(shí)鐘邊沿偏差0.33 ns和0.34 ns時(shí)觸發(fā)器的工作波形，對(duì)于偏差0.34 ns的情況，輸出Q維持在高電平，對(duì)輸入D的采樣值是正確的，對(duì)于偏差0.33 ns的情況，傳送到輸出Q的值是錯(cuò)誤的，因?yàn)楣?jié)點(diǎn)QM沒有足夠的時(shí)間上升到高電平，從而導(dǎo)致輸出Q仍為低電平。通過圖4的仿真可以清楚地看到該D觸發(fā)器的建立時(shí)間tSU=0.34 ns。

為了說明電路結(jié)構(gòu)對(duì)建立時(shí)間的影響，在時(shí)鐘信號(hào)CLK后加了兩級(jí)反相器，如圖2中圓圈所示。采用相同的仿真方法，數(shù)據(jù)輸入端D逐漸靠近時(shí)鐘信號(hào)CLK端，仿真結(jié)果如圖5所示，當(dāng)tSU=0.08 ns，輸出Q得到低電平，對(duì)數(shù)據(jù)輸入端D高電平的采樣是錯(cuò)誤的，當(dāng)tSU=0.1 ns，輸出Q得到高電平，對(duì)數(shù)據(jù)輸入端D高電平的采樣是正確的，因此修改電路結(jié)構(gòu)D觸發(fā)器的建立時(shí)間tSU=0.1 ns。相比于圖4的仿真結(jié)果，CLK后加了兩級(jí)反相器的D觸發(fā)器的建立時(shí)間比CLK沒有加反相器的D觸發(fā)器的建立時(shí)間少了0.24 ns。

4 結(jié)語

該文從D觸發(fā)器的電路內(nèi)部結(jié)構(gòu)出發(fā)，分析了D觸發(fā)器動(dòng)態(tài)參數(shù)與內(nèi)部電路結(jié)構(gòu)的關(guān)系，并以建立時(shí)間為例，利用CMOS工藝設(shè)計(jì)了完整的電路內(nèi)部結(jié)構(gòu)圖并進(jìn)行了仿真驗(yàn)證，仿真結(jié)果表明，D觸發(fā)器的動(dòng)態(tài)參數(shù)是可以進(jìn)行優(yōu)化設(shè)計(jì)的。在數(shù)字電路課程D觸發(fā)器動(dòng)態(tài)參數(shù)的學(xué)習(xí)中，建議將此內(nèi)容補(bǔ)充進(jìn)去，使學(xué)生能夠正確完善地理解動(dòng)態(tài)參數(shù)與時(shí)序電路之間的關(guān)系，并能更好地應(yīng)用到工程實(shí)踐中。

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