JESD204B協議中發送端同步電路設計與實現

歐陽靖，姚亞峰，霍興華，譚宇

(中國地質大學機械與電子信息學院，武漢430074)

JESD204B協議中發送端同步電路設計與實現

歐陽靖，姚亞峰*，霍興華，譚宇

(中國地質大學機械與電子信息學院，武漢430074)

作為JEDEC最新的AD/DA采樣數據傳輸協議，JESD204B協議新增了對多通道串行傳輸的同步支持。為了確保多通道同步傳輸的準確性，發送端同步電路采用Verilog HDL設計并實現了協議規定的碼群同步，初始通道對齊與的同步字節替換等功能。Modelsim仿真結果驗證了發送端同步電路符合協議要求，Design Complier(0.18μm工藝庫)綜合結果表明電路在數據傳輸階段的處理頻率達到255.03 MHz，可應用于JESD204B高速串行接口電路設計中。

電路設計;JESD204B同步電路;Verilog HDL設計;SerDes接口

作為業界最新的串行傳輸協議，JESD204B［1］單通道的數據傳輸速率達到了12.5 Gbit/s，顯著提升了數據轉換器(ADC/DAC)與邏輯設備(ASIC/ FPGA)間的數據吞吐率。

在多通道傳輸中，字節邊界同步與多通道間對齊是傳輸初始化的必然過程，JESD204B協議分別規定了碼群同步和初始通道對齊完成這兩個過程;同時協議規定在用戶數據傳輸過程中采用同步字節替換監測鏈路同步狀態，并在錯誤時進行重新同步［2］。JESD204B發送端在上述同步過程中，發送特殊的同步字節，通過接收端反饋的SYNC信號進行傳輸同步狀態的判斷與轉換，從而在發送端與接收端間建立正確的傳輸通道，提高傳輸的準確性［3］。

JESD204B作為最新的高速串行傳輸協議，在國內缺乏其原理和實現的相關技術文獻，因此文中所述原理與方案對JESD204B接口發送端電路設計具有一定的參考價值。

1 協議原理

如圖1所示，JESD204B協議規定發送端共有3個狀態，依次為CGS、ILAS、DATA。

圖1 JESD204B發送狀態機

1.1 CGS狀態

CGS全稱碼群同步(Code Group Synchronization)。當系統發生復位或重同步時，接收端將sync置0，系統進入CGS狀態［4］。在此狀態下，發送端將持續發送K28.5字節(10111100)，接收端將利用K28.5的比特序對無序的串行比特流進行定界，恢復出正確的字節(octet)，如圖2所示。

圖2 CGS過程數據傳輸

CGS狀態跳轉ILAS狀態需要同時滿足3點要求:

(1)接收端恢復出正確的比特序時，會將sync置1，發送端檢測到該信號。

(2)發送端在CGS過程中發送不少于(F+9)個K28.5字節，其中F為每幀中的字節數目。

(3)發送端本地多幀時鐘(Local Multi-Frame Clock，LMFC)上升沿到來。

1.2 ILAS狀態

全稱初始通道對齊(Initial Lane Alignment Sequence)。當系統完成CGS過程，接收端已經從比特流中定界了字節，此時發送端將進入ILAS狀態，發送由4個多幀(Multi-frame)組成的ILAS序列［5］，如圖3所示。

其中R為K28.0字節(00011100)，用于標示一個多幀的開始;A為K28.2字節(01111100)，用于標示一個多幀的結束;Q為K28.4字節(10011100)，用于標示配置數據傳輸的開始;C為配置數據，共由14個字節組成，這些配置數據由用戶在初始化時寫入配置寄存器中，用于自定義JESD204B系統的工作模式;D為由00000001開始遞增字節，用于填充多幀，并無實際意義。

接收端收到ILAS序列后，采用的彈性緩沖器(Elastic Buffer)完成通道間的對齊。如圖4所示，其中K為CGS過程發送的K28.5字節，由于各個通道延時不同，因此ILAS過程開始的時間也并不一致。接收端在收到ILAS的第1個R(K28.0)時，開始進行緩存，直到最后一個通道的R被收到時，即最大延時通道能夠進行ILAS過程時，開始對所有通道緩存數據進行釋放。通過這樣的處理，統一了每個通道的延遲，實現了通道間的同步。

圖3 ILAS序列

圖4 多通道對齊

在ILAS狀態下，若接收端檢測到錯誤，會將sync信號置0，發送端會返回CGS狀態。

ILAS狀態跳轉DATA狀態需要同時滿足兩點要求:(1)ILAS過程完成4個多幀發送。(2)sync信號被置1。

1.3 DATA狀態

全稱用戶數據發送狀態。當系統完成了CGS與ILAS兩個過程的同步后，傳輸層會將緩存的用戶數據釋放至數據鏈路層進行正常的數據發送［6］。數據首先進行擾碼，此后需要進行同步字節替換，其替換規則如圖5所示。

接收端在收到這些同步字節時，將進行正確性判斷，并將字節進行還原處理［7］。若接收端檢測到錯誤達到一定數量則通過Sync信號反饋發送端進行重新同步，重新進行CGS過程，以提高傳輸的準確性。

2 設計實現

根據JESD204B協議規定，基于狀態控制與數據處理分離的原則，對發送同步電路進行了功能劃分與具體設計，其結構如圖6所示，包括:

(1)狀態控制:發送狀態機(Transmitter State Machine)。

(2)數據處理:碼群同步模塊(CGS)、初始通道對齊模塊(ILAS)、用戶數據模塊(DATA)，多路選擇模塊(Mux)。

(3)輔助模塊:首尾識別模塊(Head Tail Identify)。

圖6 發送同步電路結構

2.1 發送狀態機

(1)模塊功能:進行CGS、ILAS、DATA狀態的相互轉換，完成發送端狀態控制。

(2)端口定義:如表1所示。

(3)實現分析:整體采用三段式狀態機結構，根據輸入的Sync、CGS_end、ILAS_end信號進行狀態切換，輸出為各狀態模塊的使能信號，用于控制CGS、ILAS與DATA 3個模塊的工作狀態。

表1 發送狀態機端口

2.2 CGS模塊

(1)模塊功能:進行CGS狀態下的數據發送，判斷并反饋CGS過程的完成情況。

(2)端口定義:如表2所示。

表2 CGS模塊端口

(3)實現分析:使能情況下CGS_out輸出K28.5，CGS_out_k輸出。通過計數器統計發送的K28.5數目。當同時滿足Sync被置1、計數統計大于等于(F+9)、Multiframe_tail指示當前為多幀最后一個字節時，將CGS_end信號置1，反饋至狀態機。

2.3 ILAS模塊

(1)模塊功能:進行ILAS狀態下的數據發送，判斷并反饋ILAS過程的完成情況。

(2)端口定義:如表3所示。

表3 ILAS模塊端口

(3)實現方法:在使能情況下輸出4個特定結構的多幀，采用Multiframe_head與Multiframe_tail指示多幀首尾部，ILAS_out分別輸出相應的K28.0與K28.3，ILAS_out_k輸出1，同時對Multiframe_ head與Multiframe_tail進行計數;當Multiframe_head計數為2時，第2個多幀已經完成了首部K28.0的發送，此后ILAS_out依次輸出K28.4與13個字節的配置參數，ILAS_out_k輸出K28.4的控制字指示;多幀中剩余部分采用8'b0000 0000～8'b1111 1111遞增填充;當Multiframe_tail計數為4時，標志著完成第4個多幀的發送，將ILAS_end置1，反饋至發送狀態機，指示其進入DATA狀態。

2.4 DATA模塊

(1)模塊功能進行DATA狀態下數據發送過程中的同步字節替換。

(2)端口定義如表4所示。

表4 DATA模塊端口

(3)實現分析在使能情況下根據協議原理進行替換，需要區分擾碼開啟與擾碼關閉的情況下的處理差異，替換思路及DATA_out與DATA_out_k如圖7偽代碼所示。在未使能情況下，模塊輸出全0。

2.5 首尾識別與多路選擇模塊

首尾識別模塊采用計數器方式實現。根據計數數量與配置參數K_cfg(每個多幀中的幀數目)、F_ cfg(每個幀中的字節數目)的對比判斷，輸出幀尾字節、多幀尾字節、多幀首字節的指示信號。

多路選擇模塊根據發送狀態機的使能信號，對各模塊輸出數據與數據控制字指示信號進行選擇，統一輸出。這些輸出數據經過8B/10B編碼器的編碼，即可發送到物理層進行串并轉換，發送至接收端。

3 仿真與綜合

3.1 仿真結果

本設計采用Modelsim進行仿真，其中Tx_out為發送端同步電路輸出的數據，Tx_out_k為數據對應的控制字指示。模擬時取F_cfg=3，K_cfg=2，即1幀包含3個字節，1個多幀包含2個幀。如圖8所示，發送端同步電路在初始化時進入CGS狀態，輸出K28.5。當本地多幀時鐘上升沿來臨時，sync信號已置1且發送的K28.5的數量為19＞F_cfg+9= 12，滿足跳轉條件進入ILAS狀態。

圖7 DATA模塊偽代碼

圖8 CGS狀態仿真圖

如圖9、圖10所示，發送端同步電路進入ILAS狀態，輸出特定的多幀序列。多幀首部和尾部分別被替換為K28.0與K28.3，第2個多幀的第2個字節被替換為K28.4，此后輸出鏈路配置參數(仿真時配置為全1)，剩余部分采用遞增的字節進行填充。

圖9 ILAS狀態仿真圖(第1個多幀)

圖10 ILAS狀態仿真圖(第2個多幀)

如圖11、圖12所示，發送端同步電路在發送完ILAS序列后進入DATA狀態，輸出用戶數據(仿真時配置為全1)。此處取SCR=0，即關閉擾碼，用戶數據在幀尾和多幀尾根據相應規則被分別替換為K28.7與K28.3。

仿真結果表明，發送端同步電路在功能上符合協議的要求，在各個狀態的跳轉和對應的輸出處理上是正確的。

圖11 DATA狀態下幀尾替換

圖12 DATA狀態下多幀尾替換

3.2 綜合結果

發送端同步電路在Synopsys Design Compiler環境下采用SMIC180工藝庫進行了綜合，使用了基礎約束條件和導線模式［8］，綜合結果如表5所示。

表5 同步電路綜合結果

綜合結果表明該電路0.18μm工藝庫的環境下，可在正常數據傳輸階段(DATA狀態)達到

255.03 MHz的傳輸速率，對數據的處理性能滿足協議要求。

4 總結

JESD204B發送端同步電路基于JESD204B協議中狀態控制與鏈路同步的原理細節，采用控制處理與數據處理分離的結構進行設計，通過Verilog HDL進行了實現。Modelsim仿真結果表明電路邏輯功的的正確性，Design Compiler綜合結果表明電路性能達到了協議要求，對JESD204B接口發送端電路設計具有一定的參考價值。

［1］JEDEC Technology Association.Serial Interface for Data Converters JESD204B［S］.JEDEC，2011:1-78.

［2］Del Jones.JESD204B Data Link Layer［R］.Analog Devices，2013:11-12.

［3］Del Jones.JESD204B Transport Layer［R］.Analog Devices，2013: 7-10.

［4］Analog Devices.Quad，16-Bit，2.8 GSPS［R］.AD9144 Data Sheet，2012:15-27.

［5］張峰，王戰江.基于JESD204協議的AD采樣數據高速串行傳輸［J］.電訊技術，2014(9):31-33.

［6］Tuite Don.JESD204B Converters Simplify ASIC Interfacing［J］.E-lectronic Design，2012(15):21-23.

［7］霍興華，姚亞峰，賈茜茜.JESD204B接口協議中的8B10B編碼器設計［J］.電子器件，2015(10):12-25.

［8］施根勇，黃世震.高速SPI接口在OSD中的應用［J］.電子器件，2012(2):20-23.

歐陽靖(1989-)，男，碩士研究生，研究方向為高速SerDes接口電路設計、VLSI設計等，775355300@qq.com;

姚亞峰(1970-)，男，博士，副教授，研究方向為通信系統設計，VLSI設計等，787458282@qq.com;

霍興華(1991-)，男，碩士研究生，研究方向為數字信號處理、數字電路設計等，906030228@qq.com;

譚宇(1987-)，男，碩士研究生，研究方向為高速SerDes接口電路設計等，857191795@qq.com。

Implementation and Design of Transm itter Synchronization Circuit Based on JESD204B Standard

OUYANG Jing，YAO Yafeng*，HUO Xinghua，TAN Yu

(Faculty of Mechanical and Electronic Information，CUG，Wuhan 430074，China)

As the latest version of AD/DA sampled data transmission standard that proposed by JEDEC，JESD204B added the support for the synchronous serial transmission through multi-link.In order to ensure the accuracy of multi-link synchronous transmission，transmission synchronization circuit was designed by Verilog HDL and implemented the specified functions of the standard，which is CGS，ILAS and Sync Octet Replacement.The simulation result of Modelsim verified that the transmission circuit consistent with requirements of the protocol.The synthesis result of Design Complier(0.18μm process library)showed that the circuit can reach the 255.03 MHz processing frequency during the data transmission，according towhich it is able to apply in the circuit design of JESD204B high speed interface.

circuit design;JESD204B synchronization circuit;Verilog HDL design;SerDes interface

C:1200

10.3969/j.issn.1005－9490.2017.01.023

TN46

:A

:1005－9490(2017)01－0118－07

2016-02-02修改日期:2016-03-28