高速PCM圖像數(shù)據(jù)存儲器

張耀峰，李大全，嚴(yán)帥，張會新*，辛海華，趙鵬飛，張躍林，史磊

(1.中北大學(xué)電子測試技術(shù)國家重點試驗室，太原030051; 2.儀器科學(xué)與動態(tài)測試教育部重點試驗室，山西太原030051;3.北京宇航系統(tǒng)研究所，北京100076; 4.中國運載火箭技術(shù)研究院，北京100076;5.首都航天機械公司，北京100076)

高速PCM圖像數(shù)據(jù)存儲器

張耀峰1，2，李大全3，嚴(yán)帥3，張會新1，2*，辛海華3，趙鵬飛4，張躍林3，史磊5

(1.中北大學(xué)電子測試技術(shù)國家重點試驗室，太原030051; 2.儀器科學(xué)與動態(tài)測試教育部重點試驗室，山西太原030051;3.北京宇航系統(tǒng)研究所，北京100076; 4.中國運載火箭技術(shù)研究院，北京100076;5.首都航天機械公司，北京100076)

為了準(zhǔn)確接收和存儲某遙測系統(tǒng)的PCM、圖像數(shù)據(jù)，設(shè)計了基于FPGA的高速PCM、圖像數(shù)據(jù)采集存儲器。存儲器以FPGA為控制核心，并利用三星FLASH芯片K9WBG08U1M的交叉雙平面頁編程技術(shù)提高數(shù)據(jù)寫入速度;為了實現(xiàn)存儲器的多次上電存儲并保證上一次上電存儲的數(shù)據(jù)不被覆蓋，我們在FPGA控制FLASH實現(xiàn)邊擦邊寫的基礎(chǔ)上開發(fā)了斷電續(xù)存技術(shù)。設(shè)計的存儲器具有數(shù)據(jù)寫入速度快、可多次上電存儲和抗干擾能力強等特點。

PCM;圖像;FPGA;FLASH;斷電續(xù)存

隨著航空航天技術(shù)的發(fā)展，數(shù)據(jù)采集精度要求越來越高，數(shù)據(jù)傳輸速率越來越快，使得高速數(shù)據(jù)采集存儲技術(shù)的需求越來越大。在衛(wèi)星通訊、雷達(dá)通訊、信號測量等領(lǐng)域，信息的采集、存儲和分析一直是我們面臨的重要課題［1］。因此，具有采集存儲速度快、容量大、體積小、抗干擾能力強、可靠性高等特點的存儲器成為我們的研究方向。

1 存儲器性能指標(biāo)要求

1.1 PCM數(shù)字量指標(biāo)要求

利用RS422接收一路PCM數(shù)據(jù)，存儲器記錄時間不超過1 h，碼速率為5 Mbit/s，幀格式為96(列)×64(行)，主幀同步碼為EB90，副幀同步碼為146F，上游設(shè)備在碼同步信號的上升沿發(fā)送數(shù)據(jù)，存儲器在碼同步信號的下降沿接收數(shù)據(jù)，先接收到的是數(shù)據(jù)高位，后接收到的是數(shù)據(jù)低位。

1.2 圖像數(shù)字量指標(biāo)要求

利用LVDS接收一路圖像信息數(shù)據(jù)，幀速率為8 ms/frame，一幀圖像數(shù)據(jù)包含320 byte×512 byte的圖像信息，接收的圖像數(shù)據(jù)不大于6 000 frame。LVDS的負(fù)載串行傳輸速率為360 Mbit/s，LVDS的并行傳輸數(shù)據(jù)位數(shù)為10 bit，其中低8 bit為圖像數(shù)據(jù)信號，高2 bit為指示信號，指示接收的圖像數(shù)據(jù)是否為有效的圖像數(shù)據(jù)。

1.3 其他指標(biāo)要求

存儲器在一次記錄完成后，斷電以后再上電，存儲器還可以接著上次的斷點位置再次啟動記錄。

2 設(shè)計方案

存儲器采用模塊化的設(shè)計的思路，各個模塊既相互獨立又相互配合［2］。存儲器主要由電源轉(zhuǎn)化模塊、圖像接收模塊、PCM接收模塊、邏輯控制模塊、圖像存儲模塊、PCM存儲模塊、讀Flash緩存模塊和網(wǎng)口接口模塊組成。圖像接收模塊通過LVDS接收圖像數(shù)據(jù)，PCM接收模塊通過RS422接收PCM數(shù)據(jù)。邏輯控制模塊選用Xilinx公司生產(chǎn)的Spartan-3AN系列的FPGA芯片XC3S1400AN作為主控芯片;為了匹配數(shù)據(jù)接收模塊的數(shù)據(jù)接收碼率與數(shù)據(jù)存儲模塊的數(shù)據(jù)存儲碼率，在FPGA內(nèi)部構(gòu)建了兩個FIFO，分別為緩存1，緩存2;存儲數(shù)據(jù)時為了判斷兩個FIFO何時滿足可讀取條件，并將滿足可讀取條件的FIFO中的數(shù)據(jù)寫入對應(yīng)的存儲模塊中，并且在回讀數(shù)據(jù)時為了判斷讀取哪一個存儲模塊中的數(shù)據(jù)，在FPGA內(nèi)部構(gòu)建了數(shù)據(jù)調(diào)度模塊。圖像存儲模塊和PCM存儲模塊都選用Flash作為存儲芯片。當(dāng)需要讀取圖像數(shù)據(jù)或PCM數(shù)據(jù)至PC機進(jìn)行數(shù)據(jù)處理時，F(xiàn)PGA讀取對應(yīng)的Flash中的數(shù)據(jù)至緩存3，當(dāng)緩存3滿足可讀取條件時，將數(shù)據(jù)傳送至網(wǎng)口控制器W5300的內(nèi)部緩存中［3］，最終數(shù)據(jù)通過網(wǎng)口傳送至PC機。PC機可通過網(wǎng)口控制器W5300給FPGA發(fā)送“擦除”或“回讀”指令，F(xiàn)PGA接收到指令后對兩個Flash做出“擦除”或“讀取數(shù)據(jù)”的操作。FPGA控制單元還需要配置PROM和晶振來發(fā)揮其主控作用。結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖

3 硬件電路設(shè)計

3.1 電源模塊電路

為了消除系統(tǒng)電源和外界信號對高速LVDS信號的串?dāng)_，圖像數(shù)據(jù)接收需要信號隔離［4］，隔離器的兩端由不同的5 V電源供電，整個存儲器控制電路的供電分為兩個部分:隔離前端部分和隔離后端部分。存儲器外接電壓是28 V，為了分別提供兩個隔離的5 V電壓，在28 V電源輸入后首先經(jīng)過EMI濾波模塊，輸出的電壓在兩個DC/DC轉(zhuǎn)換模塊的作用下產(chǎn)生兩個不同的5 V電壓負(fù)責(zé)隔離前后的供電，如圖2所示。

圖2 EM I和DC/DC電路設(shè)計

由于隔離前圖像數(shù)據(jù)LVDS接收接口的供電電壓為3.3 V，隔離后的FPGA供電電壓為3.3 V和1.2 V，因此，在隔離前端和隔離后端分別使用了電壓轉(zhuǎn)換芯片LM1117-3.3 V和TPS70345，負(fù)責(zé)將5 V電壓轉(zhuǎn)換為各自需要的供電電壓，如圖3所示。

EMI濾波模塊對系統(tǒng)輸入的28 V電壓進(jìn)行濾波處理，這不但能夠抑制系統(tǒng)自身產(chǎn)生的EMI噪聲，同時可以為FPGA以及其他芯片提供無衰減的直流輸入電壓，濾除由電網(wǎng)加進(jìn)來的各種干擾信號，使設(shè)備不受EMI噪聲干擾［5］。

圖3 電源模塊電路設(shè)計

3.2 圖像接收電路

LVDS技術(shù)的低壓差分傳輸特性使其具有高速傳輸和抗干擾能力強等特點，故圖像數(shù)據(jù)采用LVDS傳輸。為了接收由上游設(shè)備的10 bit低壓差分信號串化器DS92LV1023發(fā)送來的圖像數(shù)據(jù)，存儲器接收接口芯片采用10 bit低壓差分信號解串器DS92LV1224。由上游設(shè)備發(fā)送來的圖像信號經(jīng)過均衡器CLC014傳輸?shù)浇獯鱀S92LV1224，解串器DS92LV1224接收圖像信號時FPGA為其提供同步時鐘REFCLK，在這個時鐘同步下將低壓差分信號LVDSRX+/-解串為帶有數(shù)據(jù)同步并行時鐘RCLK的10 bit并行數(shù)據(jù)D［9:0］［6］，解串后的數(shù)據(jù)通過ADu1400C進(jìn)行隔離，隔離后送給FPGA寫入圖像緩存。圖像數(shù)據(jù)接收電路如圖4所示。

3.3 PCM接收電路

RS422接口采用差分方式傳輸數(shù)據(jù)，在通訊距離、抗共模干擾能力等方面性能都比較好，故PCM數(shù)據(jù)采用RS422接口接收。為了與上游設(shè)備的RS422發(fā)送接口芯片DS26C32J相匹配，存儲器的RS422接收接口芯片采用DS26C32J。DS26C32J把由DS26C31J發(fā)送來的差分信號MTB+/-、PCM+/-還原成原來的MTB(碼同步)、PCM信號［3］，F(xiàn)PGA接收后將其寫入FPGA內(nèi)部構(gòu)建的PCM緩存，接收電路如圖5所示。

圖4 圖像接收電路

圖5 PCM接收電路設(shè)計

3.4 數(shù)據(jù)接收框圖

圖6 數(shù)據(jù)接收示意圖

圖6所示為存儲器接收圖像數(shù)據(jù)和PCM數(shù)據(jù)時的數(shù)據(jù)傳輸過程，具體傳輸過程已在3.2節(jié)、3.3節(jié)中介紹。

4 時序設(shè)計

4.1 圖像接收時序設(shè)計

接收的單幅圖像數(shù)據(jù)幀格式為320×512，幀速率8ms/frame，LVDS的負(fù)載串行傳輸速率為360 Mbit/s。DS92LV1224采用的同步時鐘頻率為36 MHz，并行10位輸出，36 Mbit×10=360 Mbit/s，滿足串行數(shù)據(jù)傳輸速率要求。設(shè)計的圖像數(shù)據(jù)接收時序如圖7。上游設(shè)備8ms傳送一幀320×512的圖像數(shù)據(jù)，一幀的數(shù)據(jù)量大小為320×512=160 kbyte，LVDS接收接口DS92LV1224接收160 kbyte的圖像數(shù)據(jù)需要的時間為160×1024/36 MHz=5.46 ms＜8 ms，這說明圖像數(shù)據(jù)在整個傳輸過程中LVDS不能一直保持滿負(fù)荷傳輸狀態(tài)。然而利用LVDS技術(shù)傳輸數(shù)據(jù)時，需要實時進(jìn)行數(shù)據(jù)同步，因此上游設(shè)備的數(shù)據(jù)發(fā)送端在圖像數(shù)據(jù)傳輸?shù)拈g隙(即8 ms～5.46 ms=2.54 ms時間段內(nèi))填充了無效數(shù)據(jù)，以實現(xiàn)數(shù)據(jù)傳輸時的數(shù)據(jù)同步。8 ms傳輸一幀的時間內(nèi)，5.46 ms是有效圖像數(shù)據(jù)傳輸時間，2.54ms是無效圖像數(shù)據(jù)傳輸時間，滿足了8 ms接收一幀圖像數(shù)據(jù)的要求。在傳輸過程中，幀同步信號和行同步信號作為圖像數(shù)據(jù)轉(zhuǎn)換成10 bit LVDS數(shù)據(jù)的高兩位，當(dāng)高兩位為11、10、01時，指示接收到的圖像數(shù)據(jù)為有效圖像數(shù)據(jù)，F(xiàn)PGA在同步時鐘的作用下接收這10 bit并行數(shù)據(jù)并將其寫入內(nèi)部構(gòu)建的圖像緩存即緩存2，當(dāng)高兩位為00時，指示傳輸?shù)膱D像數(shù)據(jù)為無效圖像數(shù)據(jù)［3］，F(xiàn)PGA不對其進(jìn)行接收。

圖7 圖像數(shù)據(jù)接收時序

4.2 PCM接收時序設(shè)計

存儲器接收1路碼率為5 Mbit/s的PCM數(shù)據(jù)，PCM數(shù)據(jù)幀格式如表1。

表1 PCM數(shù)據(jù)幀格式表

圖8是PCM數(shù)據(jù)傳輸時序。存儲器在碼同步信號的作用下接收PCM數(shù)據(jù)，一個同步信號周期對應(yīng)一位數(shù)據(jù)，8個同步信號周期對應(yīng)數(shù)據(jù)的一個字節(jié)，一個字節(jié)中先接收高位后接收低位，字節(jié)之間沒有空閑位。上游設(shè)備在碼同步信號的上升沿發(fā)送數(shù)據(jù)，存儲器在碼同步信號的下降沿接收數(shù)據(jù)。

圖8 PCM數(shù)據(jù)傳輸時序

存儲器由RS422接收接口接收PCM數(shù)據(jù)時，由于沒有字同步信號，在數(shù)據(jù)接收時不能判斷哪一位是數(shù)據(jù)的起始位，而FPGA需要將8 bit串行數(shù)據(jù)轉(zhuǎn)換成8 bit并行數(shù)據(jù)并寫入PCM緩存即緩存1，這轉(zhuǎn)換時有可能將不同字節(jié)的數(shù)據(jù)拼接在一起，導(dǎo)致接收混亂。解決這一問題的關(guān)鍵在于幀同步碼EB90、146F，F(xiàn)PGA接收數(shù)據(jù)時內(nèi)部構(gòu)建一個16 bit的移位寄存器，先移位接收15 bit數(shù)據(jù)，然后左移1 bit，補接收1 bit，判斷這16 bit數(shù)據(jù)構(gòu)成的兩個字節(jié)是否為EB90或146F，如果不是，左移1 bit補接收1 bit，繼續(xù)判斷是否為EB90或146F，如此往復(fù)，當(dāng)判到EB90或146F后，再移位接收96×8=768 bit，若還是EB90或146F，說明串并轉(zhuǎn)換成功，F(xiàn)PGA可將數(shù)據(jù)寫入PCM緩存中，若不是EB90或146F，重新開始移位接收判斷。

4.3 FLASH存儲時序設(shè)計

依照給出的性能指標(biāo)要求，存儲PCM數(shù)據(jù)的最大數(shù)據(jù)量為(1×60×60×5 M)÷8÷10243=2.1 Gbyte，存儲圖像數(shù)據(jù)的最大數(shù)據(jù)量為320×512×6 000÷1 0243=

0.92 Gbyte，圖像存儲Flash和PCM存儲Flash都采用單片雙片選4G芯片K9WBG08U1M，滿足指標(biāo)要求，塊組成平面結(jié)構(gòu)圖如圖9所示［7］。

圖9 塊組成平面結(jié)構(gòu)圖

存儲器工作時，F(xiàn)PGA內(nèi)部構(gòu)建的數(shù)據(jù)調(diào)度模塊實時判斷緩存1、緩存2中的數(shù)據(jù)量是否達(dá)到4 kbyte，如果其中有一個緩存中的數(shù)據(jù)量達(dá)到4 kbyte，F(xiàn)PGA便將緩存中的數(shù)據(jù)寫入對應(yīng)的存儲模塊中。由于Flash的單平面順序頁編程、單平面交叉頁編程和雙平面頁編程操作模式已滿足不了高速數(shù)據(jù)存儲的要求，而交叉雙平面頁編程模式可將數(shù)據(jù)寫入速度提高到30 Mbyte/s［8］，故FPGA向Flash寫PCM或圖像數(shù)據(jù)時，采用Flash的交叉雙平面頁編程模式。交叉雙平面頁編程是在一個雙平面進(jìn)行頁編程時候，切換片選信號執(zhí)行另一個雙平面頁編程［9］。操作過程如圖10所示。

圖10 交叉頁編程操作流程圖

從圖10可以看出在第1組雙平面的寫寄存器時間結(jié)束后，通過片選信號CE切換至第3組雙平面并進(jìn)入寫寄存器時間，第3組寫寄存器時間結(jié)束之后，通過片選信號CE切換至第2組雙平面并進(jìn)入寫寄存器時間，第2組寫寄存器時間結(jié)束之后，通過片選信號CE切換至第4組雙平面并進(jìn)入寫寄存器時間，第4組寫寄存器時間結(jié)束之后，通過片選CE信號切換至第1組，如此往復(fù)，整個操作過程中所有的頁編程等待時間都被充分利用，每時每刻數(shù)據(jù)都在寫入寄存器，沒有等待時間，因此在交叉雙平面頁編程模式下Flash存儲數(shù)據(jù)的速度即為數(shù)據(jù)寫入寄存器的速度，

此時Flash存儲數(shù)據(jù)的速度達(dá)到最大，設(shè)計的存儲器

便具備了數(shù)據(jù)寫入速度快的特點。

4.4 斷電續(xù)存技術(shù)

按照設(shè)計指標(biāo)要求，存儲器在本次數(shù)據(jù)采集后，下電以后再上電，存儲器還可以接著上次斷電時存儲的斷點位置進(jìn)行數(shù)據(jù)存儲，為此，我們開發(fā)了斷電續(xù)存技術(shù)。存儲操作采用邊擦邊寫的方式進(jìn)行，操作流程圖如圖11所示。

圖11 邊擦邊寫流程

由于Flash的壞塊檢測、擦除、編程操作都在交叉雙平面模式下進(jìn)行，存儲器工作時按照以上流程圖操作后，每次下電之后都會有一組被擦除的FF塊，再次上電時只需要檢測到這一組FF塊便找到了存儲器下電時的數(shù)據(jù)存儲斷點位置，然后在斷點位置處再次進(jìn)行數(shù)據(jù)存儲就可以實現(xiàn)斷電續(xù)存的功能了。

5 數(shù)據(jù)測試結(jié)果

存儲器通過接收由上游設(shè)備發(fā)送來的PCM數(shù)據(jù)來驗證數(shù)據(jù)接收的正確性。上游設(shè)備發(fā)送PCM遞增數(shù)，存儲器接收并存儲后將數(shù)據(jù)傳送給上位機，并由上位機軟件分析。圖12為回讀至上位機并由上位機軟件顯示的部分PCM數(shù)據(jù)，從圖中可以看出PCM數(shù)據(jù)的主幀同步碼為EB 90，副幀同步碼為146F，在上位機軟件中顯示的完整PCM數(shù)據(jù)為:主幀長96路、副幀長64路、幀有效數(shù)據(jù)為00～5C的遞增數(shù)。接收到的PCM數(shù)據(jù)滿足設(shè)計指標(biāo)要求。

圖12 PCM數(shù)據(jù)片段

存儲器通過接收由上游設(shè)備發(fā)送來的圖像數(shù)據(jù)來驗證數(shù)據(jù)接收的正確性。存儲器將接收并存儲的圖像數(shù)據(jù)傳送給上位機，上位機利用圖像還原軟件對圖像數(shù)據(jù)逐幀播放分析。圖13是回讀的圖像數(shù)據(jù)片段，使用圖像還原軟件對圖像數(shù)據(jù)進(jìn)行處理，得到圖像如圖14所示。圖像數(shù)據(jù)分析無誤，滿足設(shè)計指標(biāo)要求。

圖13 圖像數(shù)據(jù)片段

圖14 還原后的圖像

6 結(jié)論

設(shè)計的存儲器可按照PCM數(shù)據(jù)、圖像數(shù)據(jù)指標(biāo)要求接收一路PCM數(shù)據(jù)和一路圖像數(shù)據(jù)，并具有斷電續(xù)存的功能。數(shù)據(jù)傳輸時，存儲器采用RS422、 LVDS接口接收數(shù)據(jù)，這兩種接口芯片都采用差分方式傳輸數(shù)據(jù)，抗干擾能力強;數(shù)據(jù)存儲時，采用flash的交叉雙平面頁編程模式，大大提高了數(shù)據(jù)寫入速度，具有高速存儲的特點。

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張耀峰(1990-)，男，漢族，山西忻州人，學(xué)生，現(xiàn)為中北大學(xué)在讀碩士，研究方向為動態(tài)測試技術(shù)與儀器，1511688590 @qq.com;

張會新(1980-)，男，漢族，黑龍江牡丹江人，講師，現(xiàn)為北京航空航天大學(xué)在讀博士，研究方向為抗過載存儲技術(shù)及動態(tài)測試技術(shù)與儀器，zhanghx@nuc.edu.cn。

High Speed PCM Image Data Acquisition M emory

ZHANG Yaofeng1，2，LIDaquan3，YAN Shuai3，ZHANG Huixin1，2*，XIN Haihua3，ZHAO Pengfei4，ZHANG Yuelin3，SHILei5

(1.National Key Laboratory for Electronic Measurement Technology，Shanxi Taiyuan 030051，China;2.Key Laboratory of Instrumentation Science and Dynamic Measurement of Ministry of Education，Taiyuan 030051，China;3.Beijing Institute of Aerospace Systems Engineering，Beijing 100076，China;4.China Academy of Launch Vehicle Technology，Beijing 100076，China; 5.Capital Aerospace Machinery Corporation，Beijing 100076，China)

In order to receive PCM data and image information from a remotemetering system exactly，we designed a memory tomeet the requirement.The memory uses FPGA as the control center and makes use of the interleave two-plane page program technique of Samsung flashmemory K9WBG08U1M to raise the datawriting speed.Also on the foundation of using the operation of erasing and writing meanwhile of memory，the technology of continuous memorymethod，we developed tomake sure that the previous stored data can not be covered when thememory is powered on several times.Thememory we designed has the characteristics of high data writing speed，capability of storing data when powered on several times and ability of high resistance to interference.

PCM;image;FPGA;FLASH;continuousmemory

C:6140

10.3969/j.issn.1005－9490.2017.01.010

TN79

:A

:1005－9490(2017)01－0049－06

2016-01-14修改日期:2016-02-24