基于現(xiàn)場可編程門陣列的光纖快速串行通信方案

吳振鋒，　殷志柱，　王　云

上海電氣集團股份有限公司 中央研究院　上?！?00070

基于現(xiàn)場可編程門陣列的光纖快速串行通信方案

吳振鋒，殷志柱，王云

上海電氣集團股份有限公司 中央研究院上海200070

設(shè)計了一種基于現(xiàn)場可編程門陣列的光纖快速串行通信方案。這一方案屬于異步通信，通過在線邏輯仿真與調(diào)試，在極低通信誤碼率的前提下實現(xiàn)了3Mbit/s的通信速率，相對于傳統(tǒng)的RS232通信，速率大幅提升。

現(xiàn)場可編程門陣列；光纖；串行通信；設(shè)計

1　研究背景

目前，RS232異步串行通信因協(xié)議簡單、易于快速開發(fā)等優(yōu)點，在工業(yè)控制領(lǐng)域仍有相當(dāng)廣泛的應(yīng)用。然而，RS232傳輸速率往往受限于外圍電平轉(zhuǎn)換芯片及傳輸電纜，比如常用的電平轉(zhuǎn)換芯片MAX3232和MAX3241限制最大傳輸速率為 120kbit/s，MAX3237限制最大傳輸速率為1Mbit/s。RS232的傳輸媒質(zhì)一般采用電纜，但是電纜有較嚴重的衰耗問題[1]，且抗干擾能力弱，傳輸速率低。

對于穩(wěn)定性要求嚴格、抗電磁干擾性強、保密性要求高的工業(yè)環(huán)境，可以采用抗干擾性強、保密性高、傳輸速率快的光纖作為通信媒介，保證數(shù)據(jù)傳輸?shù)目焖傩?、?zhǔn)確性及抗干擾性[2-5]。現(xiàn)場可編程門陣列(FPGA)因高度的靈活性及并行處理能力，在嵌入式控制領(lǐng)域得到越來越廣泛的應(yīng)用[6-9]。為適應(yīng)不同的外部通信設(shè)備，在FPGA內(nèi)部快速開發(fā)出相應(yīng)的接口協(xié)議，便是FPGA常見的應(yīng)用方向之一[10-11]。

基于FPGA應(yīng)用場景，設(shè)計了一種基于FPGA加光纖介質(zhì)的異步串行通信方案。這一方案簡單、可靠，可實現(xiàn)3Mbit/s的通信速率，相對于傳統(tǒng)RS232通信有大幅提升。

2　硬件電路搭建及軟件開發(fā)工具

筆者設(shè)計的硬件通信電路原理如圖1所示，兩塊通信板卡上的FPGA其內(nèi)部分別實現(xiàn)RS232的異步收發(fā)邏輯，數(shù)據(jù)經(jīng)過光纖傳輸接口進行光電轉(zhuǎn)換，再經(jīng)過兩根光纖介質(zhì)實現(xiàn)全雙工傳輸。與傳統(tǒng)的串行方案相比，這一方案使用光電轉(zhuǎn)換接口替換電平轉(zhuǎn)換芯片，并用光纖代替普通通信電纜，從而使串行通信的傳輸速率得到大幅度提高。

圖1　硬件通信電路原理

光電轉(zhuǎn)換器件選擇了低成本的HFBR-0501系列光纖收發(fā)器，如圖2所示。該系列光纖收發(fā)器采用600nm波長的可見光傳輸，在20m的傳輸距離內(nèi)通信速率最高可達5Mbit/s，其外圍電路連接如圖3所示。

圖2　HFBR-0501系列光纖收發(fā)器

本著低成本、高可靠及保密性的要求，選擇了ACTEL 公司的ProASIC3 系列FPGA，對應(yīng)的開發(fā)軟件平臺為Libero SOC。Libero SOC是一個全面的開發(fā)平臺，包含設(shè)計輸入、仿真、布局布線、時序及功耗分析等諸多開發(fā)工具。

3　異步串行通信協(xié)議硬件邏輯

基于Verilog HDL語言，在ProASIC3系列FPGA上開發(fā)了相應(yīng)的串口通信邏輯。典型的串口數(shù)據(jù)幀格式包含1位起始位、7～8位數(shù)據(jù)位、1位奇偶校驗位和1～2位停止位。一般而言，奇偶校驗位可以省略。筆者設(shè)計的串口通信邏輯采用1位起始位、8位數(shù)據(jù)位、1位停止位的數(shù)據(jù)幀格式。

串口傳輸常用的通信速率有9.6kbit/s、19.2kbit/s、38.4kbit/s、57.6kbit/s及 115.2kbit/s，鑒于通信的雙方為FPGA，可以遠大于上述速率進行通信。此外，考慮光纖最高傳輸速率為5Mbit/s，為留有一定裕量，將數(shù)據(jù)傳輸速率設(shè)定為 3Mbit/s。

圖3　HFBR-0501系列光纖收發(fā)器外圍電路連接

由于FPGA所使用的系統(tǒng)時鐘為30MHz，欲達到3Mbit/s的傳輸速率，則波特率時鐘應(yīng)為系統(tǒng)時鐘的10分頻，即3MHz，后文默認的波特率時鐘均為3MHz。

3.1　串口接收模塊

串口接收原理如圖4所示，其中RS232_rx是串口接收端電平變化，Clk_bps是波特率采樣時鐘。為了使采集的數(shù)據(jù)最為穩(wěn)定，每次采樣都在數(shù)據(jù)位的中間時刻采集。對每一幀數(shù)據(jù)進行接收時，先檢測RS232_rx端口的低電平并忽略起始位，然后開始對之后的連續(xù)8個數(shù)據(jù)位采樣，最后的停止位同樣可以忽略。如此，8個數(shù)據(jù)位組成1幀字節(jié)，保存到RX_data寄存器并輸出。

圖4　串口接收原理

根據(jù)分析，串口接收模塊可以細分為三個模塊： 起始位檢測模塊(Start_detect)、接收控制模塊(RX_control)和波特率時鐘生成模塊(Bps_clk_generate)，如圖5所示。Start_detect模塊負責(zé)檢測RS232_rx串口接收端的電平變化，并判斷是否為起始位。如果是起始位，則將Is_start信號拉高1個時鐘周期。RX_control模塊接收到Is_start脈沖后，使能波特率計時信號Bps_start。Bps_clk_generate模塊得到Bps_start使能信號后，開始計時，產(chǎn)生波特率時鐘信號Clk_bps，送至RX_control模塊進行接收總線上的數(shù)據(jù)采樣。

使用Verilog HDL語言設(shè)計上述三個模塊后，將它們封裝，并利用Libero SOC軟件的Smart Design工具將封裝后的代碼模塊圖形化，如圖6所示。模塊左側(cè)為輸入端口，右側(cè)為輸出端口，端口定義見表1。

圖5　串口接收模塊示意圖

圖6　串口接收模塊封裝后圖形化

3.2　串口發(fā)送模塊

串口數(shù)據(jù)的發(fā)送過程與接收過程類似，如圖7所示。發(fā)送端RS232_tx在空閑狀態(tài)時為高電平，發(fā)送模塊一旦檢測到有需要發(fā)送的數(shù)據(jù)，則開始進行計數(shù)，定時產(chǎn)生波特率時鐘信號Clk_bps。在波特率時鐘的節(jié)拍下，數(shù)據(jù)發(fā)送端 RS232_tx逐位發(fā)送數(shù)據(jù)，首先發(fā)送起始位 0，然后發(fā)送8位數(shù)據(jù)位，最后發(fā)送停止位。1幀數(shù)據(jù)發(fā)送完畢后，RS232_tx恢復(fù)為高電平。

圖7　串口發(fā)送原理

根據(jù)分析，串口發(fā)送模塊可以細分為波特率時鐘生成模塊(Bps_clk_generate)和發(fā)送控制模塊(TX_control)，如圖8所示。TX_control模塊檢測到發(fā)送使能信號TX_enable后，使能波特率計時信號Bps_start。Bps_clk_generate模塊得到Bsp_start使能信號后，開始計時，產(chǎn)生波特率時鐘信號Clk_bps，送至 TX_control 模塊進行總線上的數(shù)據(jù)發(fā)送。

圖8　串口發(fā)送模塊示意圖

使用Verilog HDL語言設(shè)計上述兩個模塊后，將它們封裝，并利用Libero SOC軟件的Smart Design工具將封裝后的代碼模塊圖形化，如圖9所示。模塊左側(cè)為輸入端口，右側(cè)為輸出端口，端口定義見表2。

圖9　串口發(fā)送模塊封裝后圖形化

端口名稱端口定義Clk全局時鐘Rst_n復(fù)位信號TX_enable發(fā)送使能Data_to_send[7:0]待發(fā)送數(shù)據(jù)RS232_tx串口發(fā)送端TX_done發(fā)送完成

3.3　數(shù)據(jù)組織及測試模塊

為了驗證所設(shè)計的串口接收和發(fā)送子模塊，專門設(shè)計了一個測試模塊TX_RX_test_1,如圖10所示。測試模塊有兩個功能： 一是向串口發(fā)送模塊輸送待傳輸數(shù)據(jù)，二是對串口接收模塊收到的數(shù)據(jù)進行驗證判斷。

圖10　測試模塊

測試模塊內(nèi)部有發(fā)送狀態(tài)機和接收狀態(tài)機，分別如圖11、圖12所示?？梢钥闯觯l(fā)送狀態(tài)機循環(huán)發(fā)送從0到127的不斷遞增8數(shù)據(jù)位數(shù)，而接收狀態(tài)機則對接收到的數(shù)據(jù)進行判斷，判斷是否等于上次接收到的數(shù)據(jù)加1。同時設(shè)置了一個錯誤計數(shù)器RX_error_cnt，用于統(tǒng)計傳輸錯誤。另外，發(fā)送狀態(tài)機和接收狀態(tài)機分別設(shè)置了發(fā)送次數(shù)計數(shù)器N和接收次數(shù)計數(shù)器n，以便于統(tǒng)計誤碼率。

圖11　發(fā)送狀態(tài)機

圖12　接收狀態(tài)機

測試模塊和串口接收、串口發(fā)送模塊的總體信號連接如圖13所示。

圖13　總體信號連接

4　基于Identify的在線邏輯仿真

基于Identify Instrumentor和Identify Debugger的在線邏輯仿真流程本文不再贅述，簡單而言，即在Identify Instrumentor中設(shè)置好采樣時鐘、待采樣信號、觸發(fā)信號、采樣深度等信息后，在Identify Debugger中設(shè)置具體的觸發(fā)信號和觸發(fā)方式，在線抓取被測試信號。

經(jīng)過板級的在線邏輯仿真測試，得到如圖14所示的收發(fā)數(shù)據(jù)波形。

從圖14中可以看出，當(dāng)發(fā)送次數(shù)N和接收次數(shù)n超過108時，接收錯誤計數(shù)器RX_error_cnt依舊為0，達到了極低的誤碼率。

5　結(jié)論

板級的在線邏輯仿真測試表明，筆者設(shè)計的FPGA加光纖異步串行通信方案對數(shù)據(jù)的收發(fā)準(zhǔn)確無誤，大幅提高了通信速率，是一種簡單、可靠的快速串行通信方法。工業(yè)應(yīng)用中對RS232通信速率有提升訴求時，可以借鑒筆者所提方案。

圖14　在線邏輯仿真收發(fā)數(shù)據(jù)波形

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(編輯： 小前)

A fast serial communication scheme with optical fiber based on FPGA was designed. This scheme is a sort of asynchronous communication, through online logic simulation and debugging, it is possible to realize a communication rate of 3Mbit/s provided that the communication error rate is very low. Relative to the traditional RS232 communication, the rate has increased significantly.

FPGA；OpticalFiber；SerialCommunication；Design

TM13；TP336

B

1674-540X(2017)04-016-05

2017年8月

吳振鋒(1987—)，男，碩士，工程師，主要從事嵌入式系統(tǒng)開發(fā)工作，E-mail: wzf-life@163.com