高速低功耗飽和輸出鑒頻鑒相器的設計

金牡丹+++侯大志

摘 要：文章介紹了一種高速低功耗飽和輸出的鑒頻鑒相器，該鑒頻鑒相器在減小盲區的同時也降低了電路的功耗，而其飽和輸出的性質加快了鎖相環的鎖定時間。電路設計基于SMIC 0.18um的混合信號工藝，后仿真結果表明該電路工作頻率達到1.25Ghz，盲區與鎖定過程中的功耗分別為文獻[7]中設計的60%和80%，鎖定時間為傳統鎖相環的69%。

關鍵詞：高速；盲區；功耗；飽和輸出；鎖相環

1 概述

在現代通信及數據傳輸系統中，鎖相環被用來提供信號采樣以及調制解調的時鐘，通常人們希望動態地調整系統的帶寬以同時得到快速的鎖定速度與小的輸出抖動[1]，而分數模式鎖相環的出現使得系統工作在更高的參考頻率下[2]。傳統的D觸發器型的鑒頻鑒相器（PFD）由于門電路的延時而限制了其工作頻率，同時也消耗更多的功耗與面積[3]。動態邏輯結構的PFD結構簡單，可大大降低電路的功耗[4]，而近年來飽和輸出PFD[5]的提出使得我們可以方便地調整鎖相環系統的帶寬。

本文提出了一種動態邏輯飽和輸出PFD，采用的預充電模式提高了其工作的頻率，飽和輸出能有效提高鎖相環的鎖定速度，通過改進PFD的結構在減小原設計盲區的同時也降低了功耗。

2 傳統PFD工作原理分析

圖1是傳統的D觸發器PFD的示意圖，由兩個D觸發器，一個與門和一個延遲電路組成。兩個D觸發器的輸入端接到邏輯高電平，兩個時鐘分別由參考時鐘信號與振蕩器反饋信號提供。其工作原理為（以REF超前于VCO為例）：初始狀態UP與DN均為低，當REF的上升沿到來時，UP輸出高電平，VCO上升沿到來時， DN輸出高電平，此時與門輸出高電平，使觸發器的輸出復位。

在理想的D觸發器型的PFD中，如圖2所示，輸入信號相位差在（-2π，2π）區間內時輸出與輸入保持線性關系。

但實際情況下由于門電路延時的存在，限制了PFD的工作頻率。

PFD工作頻率的上限發生在REF與VCO的相位相差180°的時候[6]，此時信號的時序關系如圖3所示。其中t1為D觸發器輸入到輸出的延時，t2為D觸發器輸出端到復位端的延時，t3為D觸發器復位端到輸出端的延時，t4為D觸發器輸出端到復位端的延時。由于信號的頻率太高以致上升沿在復位信號有效時出現，PFD將無法正確表示兩信號的相位關系。因此，PFD工作的最高頻率為：

（1）

延時帶來的另一個影響是盲區的出現。如圖4所示：當REF與VCO的相位差接近2π時，REF上升沿在復位脈沖起作用的時間內來到，造成該上升沿信號丟失，PFD回到復位狀態，此時我們稱PFD工作在盲區[4]。如果兩信號的頻率比較接近，那么下一個到來的上升沿信號會是VCO，這樣PFD的輸出極性將反向，給出錯誤的比較結果，從而影響鎖相環的建立以及鎖定時間。

考慮延時后實際的PFD的輸出與輸入關系如圖5所示。

上式中△φmax是PFD能正確輸出情況下輸入信號的最大相位差，其具體的值與復位脈沖的寬度以及參考信號的頻率有關。例如對于一個復位脈沖為5ns的PFD，當參考信號的頻率到達100Mhz時，△φmax=π，等價于PFD有一半的可能輸出錯誤的結果，在這種情況下，鎖相環的鎖定變得難以確定。一般來說，復位脈沖的寬度可取為參考信號周期的5%到10%[9]，也就是說△φmax的值應該在[324°，342°]區間。

3 動態邏輯低功耗飽和輸出PFD

文獻[7]提出了一種動態邏輯飽和輸出PFD，當VCO與REF的相位差小于π時，PFD的輸出與普通情況下的一致；VCO與REF的相位差在π到2π之間時，輸出為飽和輸出。該PFD的輸出與輸入關系如圖6所示，在信號的相位差較大時增加鎖相環系統的帶寬，從而加快鎖定過程；當信號相位差較小時，降低系統的帶寬，減小鎖相環輸出信號里由于PFD和電荷泵產生的噪聲[1]。此外該設計中采用了預充電來減小輸入到輸出的延時，從而減小了PFD的死區，提高了電路工作頻率，同時也有利于降低電荷泵鎖相環中由于電荷泵電流不匹配而引起的參考雜散[8]。

本文的PFD電路如圖7所示，相對于的電路，增加了兩個NMOS管MN3，MN7。兩個晶體管的作用為減小原結構的功耗與盲區，原理如下：

原結構中MN2與MN6的源極直接連接到地。當REF與VCO的相位差在（π，2π）時（仍然假設REF超前于VCO），VCO的上升沿到來后，UP，DN會有一段時間同時為高電平，由于此時REF為低電平，由MP1， MN1，MN2所構成的支路會有明顯的電流流過，直到DN降為低電平，該過程中電路消耗了不必要的能量。更為關鍵的是，由于MP1， MN1，MN2構成了電流通路，A點的電壓在電路導通過程中會有明顯的下降，直到DN降為低電平，關閉該電流通路，此后A點電壓再被充電到高電平，但是當REF與VCO的相位差接近2π時，REF的上升沿緊接著VCO的上升沿，很有可能在A點電壓仍處在一個較低的值時，REF變為高電平，那么A點將無法被充電到高電平，造成UP輸出為低電平，出現盲區的情況。在添加了MN3，MN7之后，當REF與VCO的相位差在（π，2π）時（REF超前VCO），由于MN4處于關閉的狀態，不會出現前述的電流通路，從而A點電壓也不會有明顯的下降，在降低功耗的同時也避免了盲區的產生。

4 仿真結果

在單電源1.8V供電情況下，基于SMIC 0.18um混合信號工藝，對所設計的電路進行了后仿真。

圖8給出了[7]中的結構與本文的結構在相同輸入信號情況下流過電源的電流的情況，結果顯示只要REF與VCO的上升沿相位差在π與2π之間，[7]的電路在復位時就會有明顯的電流產生（如圖中圈出部分所示），而本文中的電路在復位時幾乎沒有電流產生，從而有效地減小了電路的功耗。

圖9是電路改進前后盲區的對比，改進后的電路（UP2）能有效地減小盲區。在不同的工藝角以及溫度下對改進前后電路盲區的寬度進行仿真，結果如表1所示。盡管改進后的電路理論上沒有盲區的存在，但由于漏電流等寄生效應，并沒有完全消除盲區。相對于[7]的設計，盲區減小為原來的60%左右。

在保持其他部分電路一致的情況下，用不同的PFD構成了鎖相環電路，帶寬設計為500Khz。在參考信號頻率從9Mhz跳變為16Mhz情況下，對鎖定過程所用的時間以及該過程中各個PFD的功耗進行了分析。

表2給出了具體的結果，使用本文以及[7]中的PFD時，鎖定時間為D觸發器PFD的69%，前兩者的鎖定時間相同是因為在鎖定過程中沒有盲區的出現，在鎖定過程中電路的功耗上，本文的設計為[7]的80%。

本文中的PFD復位脈沖寬度為0.4ns，對工作頻率的仿真結果顯示，本文中的PFD能工作在1.25Ghz頻率下，與式（1）的估計吻合。

圖11是本文中PFD的版圖，其面積為700um2。

5 結束語

本文介紹了一種高速低功耗飽和輸出的鑒頻鑒相器，預充電技術提高了電路的工作頻率，飽和輸出加快了鎖相環的鎖定時間，通過在信號復位時關斷其電流通路減小了PFD的盲區與功耗，后仿真驗證了我們的設計。

參考文獻

[1]K. Woo， Y. Liu，E.Nam， and D. Ham， "Fast-Lock Hybrid PLL Combining Fractional-N and Integer-N Modes of Differing Bandwidths" IEEE Journal of Solid State Circuits，VOL. 43， NO. 2， pp 379-389， February 2008

[2]Roland E. Best， Phase-Locked Loops： Design Simulation and Applications，4th edn. McGraw-Hill， 1999.

[3]S. Milicevic， and L. MacEachern "A Phase-Frequency Detector and a Charge Pump Design for PLL Applications"

[4]M. Mansuri， D. Liu， and C. K. Yang， "Fast Frequency Acquisition Phase-Frequency Detectors for G samples/s Phase-Locked Loops"， IEEE Journal of solid-state Circuits， vol. 37， pp. 1331-1334， Oct. 2002.

[5]Papamichail， M.， Karadimas， D.， Efstathiou， K.， and Papadopoulos， G.： "Linear range extension of a phase-frequency detector with saturatedOutput". ISCAS 2006， Kos， Greece， pp. 1671-1674

[6]I. Shahriary， G.. Des Brisay， S. Avery and P. Gibson， "GaAs monolithic digital phase/frequency discrimina"， IEEE GaAs IC Symposium Digest of Technical Papers， pp. 183-186， October 1985

[7]W. Hu， L. Chunglen and X. Wang， "Fast frequency acquisition phase-frequency detector with zero blind zone in PLL" ELECTRONICS LETTERS 13th September 2007 Vol. 43 No. 19

[8]黃水龍 王志華.快速建立時間的自適應鎖相環[J].電子與信息學報，2007，29（6）：1492-1495.

[9]Lee， K.-S.， Park， B.-H.， Lee， H.-I.， and Yoh， M.J.： "Phase frequency detectors for fast frequency acquisition in zero-dead-zone CPPLLs for mobile communication system". Solid-State Circuit Conf.， Estoril， Portugal， 2003， pp. 525-528

作者簡介：金牡丹（1976，1-），女，浙江金華人，高級工程師，碩士研究生，畢業于海軍電子工程學院，主要從事通信科學的研究。

侯大志（1978，10-），男，山西運城人，工程師，碩士，主要從事電子通信與控制的研究。