基于FPGA的DDS信號發生器設計

賀軍義，蔣 堅，李男男

(河南理工大學 計算機科學與技術學院，河南 焦作 454000)

基于FPGA的DDS信號發生器設計

賀軍義，蔣 堅，李男男

(河南理工大學 計算機科學與技術學院，河南 焦作 454000)

在FPGA芯片實現的DDS信號發生器已有一定的應用范圍，為獲得較寬的頻率輸出范圍，一般需要存儲相當數量的波形離散值，占用大量的芯片邏輯資源；這篇文章研究在存儲較少量的波形離散值的情況下，通過對系統時鐘進行分頻，減小輸出頻率最小值，同時提高在低頻處的頻率分辨率，通過設定頻率控制字為存儲離散值個數的約數，保證輸出波形重構良好、頻率失真度低，節約芯片資源；該設計方案可輸出多種波形，其中方波占空比亦可調節，將幅度調節設計在模擬運放電路中，可對幅度進行連續調節；整體設計軟件化、模塊化，易于調整和擴展；經驗證，本設計方案可行，達到預期效果，有一定的工程指導意義和實用價值。

DDS；FPGA；Verilog HDL；分頻

0 引言

信號發生器作為一種常用的信號調試工具，在諸多領域均有應用，尤其是在電子、通信方面，精度高、頻率范圍廣的信號發生器應用非常廣泛。現在常用的信號發生器多采用直接數字頻率合成(DDS)技術，很多芯片公司都開發了自己的專用DDS集成芯片[1]。可編程邏輯門陣列(FPGA)芯片的數字邏輯資源豐富、工作頻率高、接口豐富，用其來實現的DDS信號發生器具有頻率寬度較寬、頻率分辨率高、控制方式多樣、信號質量良好、成本可控的優點，其應用范圍越來越廣泛[2]。由于基于FPGA的DDS信號發生器輸出最高頻率一般只能取到系統時鐘的1/3，所以為了輸出頻率寬度較大，目前常用方法是通過存儲離散波形值個數來控制輸出頻率寬度，即減小輸出頻率最小值，這就需要在FPGA芯片的ROM表內存儲相當數量的離散波形值，占用FPGA大量的邏輯資源，而且在很多情況下，信號發生器輸出信號在高頻處并不需要和低頻處一樣高的頻率分辨率。如果能在頻率失真度有限的情況下，將系統時鐘進行分頻，則可在存儲少量波形離散值的情況下仍能得到較寬的頻率范圍，且輸出頻率較低時有很高的分辨率、頻率較高時有相對較低的分辨率，同時可設定頻率控制字為存儲離散值個數的約數，保證輸出波形重構良好、頻率失真度低，節約芯片資源。本文即研究在FPGA上實現DDS信號發生器，存儲較少量的波形離散值，通過對系統時鐘進行分頻，設定頻率控制字，獲得較寬的頻率輸出范圍，且輸出信號質量良好，系統設計成本低，具有較好的可移植性。

1 DDS原理與設計思路

1.1 DDS原理

作為第三代頻率合成技術，DDS基于抽樣定理，從相位角度出發，依據已存儲信號的離散值還原信號，實現原理如圖1所示。其電路一般包括相位累加器、波形存儲器、D/A轉換器、低通濾波器等部分[3]。相位累加器由N位加法器與N位累加寄存器級聯構成，輸入的頻率控制字也稱相位步進量，是相位累加器的增量。系統時鐘F_clk為相位累加器、波行數據讀取、D/A轉換提供時序控制。由于每個相位都對應一個離散波形值，故每次系統時鐘脈沖輸入時，離散波形值依次輸入至D/A轉換器，再經低通濾波器后輸出。各階段輸出數據如圖2所示。由于相位累加器位數有限，其累加到一定值后，便會產生累加溢出，完成一個周期的相位輸出，即完成一個周期的波形數值讀取，由此可見，相位累加器的溢出頻率即為輸出信號的頻率。DDS原理的實質就是相位與幅度的映射[3]，然后將讀取的波形值進行D/A轉換輸出，DDS技術有以下幾個主要參數。

輸出頻率：

f0=F_clk*K/2N

(1)

頻率分辨率：

Δf=F_clk/2N

(2)

相位增量：

(3)

式中，F_clk為系統時鐘頻率，K為頻率控制字，N為全加器位數。

圖1 DDS原理框圖

圖2 各模塊輸出數據

1.2 系統設計思路

考慮到FPGA芯片內實現ROM表的資源有限，且ROM表的大小隨著地址位數和數據位數的增加成指數遞增關系，所以在滿足輸出信號性能要求的前提下，如何節省ROM表資源的開銷是一個值得考慮的問題[4]。本研究中每種波形在其一個周期內取512個8位二進制離散值，軟件設計部分采用Verilog HDL。為方便方波占空比調節，本設計將4種波形數值統一放在Function函數中，以便對方波波形離散值進行運算。四種波形通過按鍵進行循環切換。方波占空比通過按鍵進行循環切換。考慮到因單周期內離散點有限所導致的頻率寬度較窄，本例在頻率誤差允許范圍內，先通過按鍵設定分頻系數，對系統時鐘進行分頻，然后再通過按鍵調整頻率控制字，以便輸出較低頻率的信號。最終輸出頻率范圍為50 Hz～12.5 MHz，其中在50～200 Hz范圍內的頻率分辨率可達到1 Hz。從FPGA芯片輸出的8位波形信號經D/A轉換、低通濾波、運算放大后輸出。

1.3 系統總體設計

這篇文章設計的信號發生器，以ALTERA公司的CYCLONE系列芯片EP4CE6F17C8為主控，通過D/A轉換芯片AD9708進行數模轉換，用7階巴特沃斯濾波器進行濾波擬合，擬合后的波形幅度可通過運放芯片AD8056構成的運放電路進行調節，所設計的信號發生器可產生方波、三角波、余弦波、鋸齒波，各個波形的頻率、幅度可調，且方波的占空比可調。通過按鍵調控，可產生幅度0～5 V、輸出頻率在50 Hz～12.5 MHz之間、方波占空比0.1～0.9可調的信號。數碼管顯示波形種類和頻率。系統框圖如圖3所示。

圖3 系統框圖

2 系統重要模塊設計

2.1 波形選擇

通過操作按鍵選擇波形控制字，可實現四種波形種類循環切換。每個波形離散值依次用Case語句列于Function函數中。波形切換改變Case語句查找的初始值，各波形控制字對應波形種類及Case語句波形值范圍如表1所示。

Verilog語言描述如下：

always @(posedge Pin_Out)

if(!RSTn) i = 1'd0;

else if(i == 3'd3) i = 1'd0;

else i = i+1'd1;

表1 波形值范圍

2.2 頻率選擇

通過按鍵改變頻率控制字和時鐘分頻系數，從而調節頻率。為獲得較低的輸出頻率，在保持輸出頻率精確度的情況下，對系統時鐘進行分頻。本文所用FPGA芯片系統時鐘為50MHz，一個周期存儲離散值512個。當讀取波形值的頻率為系統時鐘時，輸出頻率：

fo=K*50000000/512Hz

(4)

式(4)中，K為頻率控制字，輸出頻率最小值：

(fo)min=50000000/512=97.656kHz

(5)

當要求輸出頻率小于系統時鐘下的最小值時，需要減小讀取波形值的頻率，即要對系統時鐘進行分頻，此時輸出頻率：

fo=K*50000000/(M*512)Hz

(6)

式(6)中,M為分頻系數。考慮到本研究中一個周期存儲離散值個數為512，是2的冪級數，所以頻率控制字取小于512的2的冪級數(1、2、4、8、16、32、64)，這樣可在一個周期內讀取偶數個對稱離散值，波形重構效果較好，頻率失真度低。通過設定分頻系數，使得當頻率控制字為1時，輸出波形頻率范圍為50～200 Hz，步進量為1 Hz，同時輸出頻率分辨率最高可達1 Hz。

3 相關硬件系統設計

3.1 低通濾波

考慮到本設計方案輸出頻率帶寬較大，而巴特沃斯低通濾波器作為一種無源電子濾波器，在通頻帶內的頻率響應曲線非常平坦，能夠很好地保持增益的平坦性，特別適用于低頻應用，且電路制作容易、成本低，故本系統模擬濾波部分采用7階巴特沃斯低通濾波器方案，經元器件選型，設計其通頻帶寬度為40MHz，濾除噪聲干擾效果突出，可很好地滿足本設計方案的要求。圖4為本設計濾波部分原理圖。其中INTA、INTB為AD9708模數轉換后的差分信號，OUTA、OUTB為兩路濾波后的輸出信號。

圖4 巴特沃斯濾波器電路

3.2 幅度調節

為了使幅度調節方便快捷，本設計的幅度調節采用運算放大方案，使用了2片145 MHz帶寬、高性能的運放芯片AD8065，通過電位器調節輸出信號幅度。運放采用雙電源5 V、-5 V供電，其中-5 V電壓由MC34063A反壓電路提供。由于本設計使用的D/A芯片是兩路差分信號輸出，所以兩片分別實現差分變單端和幅度調節，同時最大限度地提升了整個電路的性能。在第二個AD8065芯片運放電路中使用阻值為2K的滑動變阻器，即通過調節反饋電阻的阻值來改變輸出電壓，電壓輸出范圍是-5～5V(10 Vpp)，信號穩定，調節方便。本設計幅度調節部分電路如圖5所示。

圖5 幅度調節電路圖

4 系統驗證分析

系統設計完成后，將輸出信號連接至示波器進行功能模塊測試。系統時鐘頻率為50 MHz，當切換離散信號值的時間為系統時鐘周期時，最小輸出頻率為97.658 KHz。當頻率控制字較大時，每個周期讀取的離散值有限，由于波形種類不同，其重構效果也不同，即在波形無明顯失真的情況下各波形的輸出最高頻率不同。經驗證，在波形無明顯失真的前提下，正弦波的最高輸出頻率可達12.5 MHz，方波的最高輸出頻率可達1.562 5 MHz，三角波和鋸齒波的最高輸出頻率可達6.25 MHz。表2是對系統時鐘下不同頻率控制字對應頻率失真度分析。對于100 kHz以下頻率信號，可先將系統時鐘進行分頻，再進行頻率控制字的調整。表3是將系統時鐘分頻到25600(50*512)Hz時各頻率控制字對應頻率失真度分析,表4是將系統時鐘分頻到102400(200*512)Hz時各頻率控制字對應頻率失真度分析。

由表2、表3、表4分析可知：當控制字是一個周期所取離散值個數的約數，且每個周期讀取的離散值個數為偶數時，輸出頻率失真度較低，波形質量較好；當控制字不是一個周期所取離散值個數的約數，或者每個周期讀取的離散值個數為奇數時，頻率失真度比較高。故本研究頻率控制字取2的冪級數，輸出頻率較低時分辨率較高，輸出頻率較高時分辨率相對較低，始終有較低的失真度，同時大大節省了ROM表資源，驗證了本研究設計要求的可行性。

表2 系統時鐘下各控制字對應頻率及失真度

表3 分頻至25600 Hz后各控制字對應頻率及失真度

表4 分頻至102400 Hz后各控制字對應頻率及失真度

5 總結

本研究采用系統分頻數和頻率控制字可調的設計方案，在存儲周期信號離散點僅為512個的情況下，依然可以輸出寬頻率范圍(50 Hz～12.5 MHz)、頻率失真度較低、波形重構良好的信號，且信號在低頻處分辨率可高達1 Hz，減小了高頻處不必要的高分辨率，節省了ROM表資源。系統可輸出方波、三角波、余弦波、鋸齒波，方波占空比可調。相比于一般的在FPGA上實現的DDS信號發生器，本設計方案的幅度調節采用模擬運放方案，系統可分為數字信號和模擬信號兩個模塊：波形選擇和頻率設定部分為數字信號部分，可在線更新配置，也可固化為軟核，方便移植；模數轉換、濾波、運放(幅度調節)作為一個整體模塊，為模擬信號部分，其使用靈活，擴展方便。整個系統設計軟件化、模塊化，調節、使用、拓展方便，由于占用芯片資源較少、占用接口數量較少，可靈活嵌入到其他系統中。

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Design of DDS Signal Generator Based on FPGA

He Junyi， Jiang Jian, Li Nannan

(College of Computer Science and Technology, Henan Polytechnic University, Jiaozuo 454000, Henan, China)

DDS signal generator in the FPGA chip has a certain range of applications. To obtain a wide range of output frequency, the generator need to store a considerable number of discrete values of waveform, which will take up a large number of chip logic resources. We make research on that with a lower amount of discrete values stored, the generator can reduce the minimum output frequency and improve the frequency resolution in the low frequency by dividing system clock. We set the frequency control word to ensure the quality of waveform reconstruction and the low degree of frequency distortion, saving the chip resources. The generator we designed can output a variety of waveforms, and the duty ratio of square wave can be regulated. The amplitude regulation is designed in analog amplifier circuit, so the amplitude can be regulated continuously. The overall design of hardware and software is modular and easy to adjust and extend. It is proved that the design is feasible and achieve the expectation, which means that the design has a certain engineering significance and practical value.

DDS;FPGA;Verilog HDL;frequency division

2016-04-07；

2016-06-21。

博士基金項目(60907023)；高校重點項目基金(15A520001)。

賀軍義(1982-)，男，河南平輿人，講師，博士，主要從事計算機測試和控制的設計與實現。

1671-4598(2017)02-0231-03

10.16526/j.cnki.11-4762/tp.2017.02.063

TP271+.5

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