基于FPGA的寬帶ADC采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

李賽輝,劉 劍,蔣廼倜,李 偉

(中國(guó)船舶重工集團(tuán)公司第七二四研究所,南京211153)

?

基于FPGA的寬帶ADC采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

李賽輝,劉 劍,蔣廼倜,李 偉

(中國(guó)船舶重工集團(tuán)公司第七二四研究所,南京211153)

針對(duì)寬帶采集系統(tǒng)設(shè)計(jì)中的時(shí)鐘抖動(dòng)、高速ADC電路、高速數(shù)據(jù)緩存和高速數(shù)據(jù)傳輸?shù)葐?wèn)題,闡述了一種基于FPGA為主控芯片、DDRII作為緩存模塊、采樣速率為500 MHz的寬帶ADC數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。分析了各部分對(duì)采集系統(tǒng)的影響和在設(shè)計(jì)中需要注意的問(wèn)題。對(duì)設(shè)計(jì)的系統(tǒng)進(jìn)行了性能測(cè)試。

雷達(dá);信號(hào)處理;FPGA;采集系統(tǒng);ADC

0 引 言

雷達(dá)瞬時(shí)工作帶寬的擴(kuò)展可獲得復(fù)雜目標(biāo)的精細(xì)回波,因而也有效提高了雷達(dá)距離分辨力。因此,針對(duì)寬帶雷達(dá)的寬帶采集技術(shù)也越來(lái)越受到關(guān)注。寬帶采集系統(tǒng)的關(guān)鍵技術(shù)在于最大時(shí)鐘抖動(dòng)的確定、高速ADC電路的設(shè)計(jì)、高速數(shù)據(jù)的緩存以及高速數(shù)據(jù)的傳輸。本文針對(duì)這些問(wèn)題,設(shè)計(jì)了一款以FPGA為核心控制器、采用DDRII作為高速信號(hào)緩存模塊的寬帶信號(hào)采集系統(tǒng),其采樣頻率為500 MHz,中頻信號(hào)帶寬達(dá)到200 MHz。

1 寬帶采集原理及總體設(shè)計(jì)

采集系統(tǒng)將前端模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。按照奈奎斯特采樣定理,當(dāng)采樣頻率fs滿(mǎn)足大于兩倍的信號(hào)帶寬B時(shí),可以不失真重建原信號(hào)。一個(gè)典型的寬帶采集系統(tǒng)包含信號(hào)調(diào)理電路、高速ADC轉(zhuǎn)換器、高速數(shù)據(jù)緩存模塊、微控制器及時(shí)鐘電路等。

本文采用FPGA作為采集系統(tǒng)的微控制器、DDRII緩存器作為高速數(shù)據(jù)緩存模塊,高速ADC轉(zhuǎn)換器采用ADS5463芯片。FPGA型號(hào)為Xilinx Virtex5 XC5VLX110T,ADC的量化位數(shù)為12位,采樣頻率為500 MHz,數(shù)據(jù)鎖存時(shí)間3.5 個(gè)時(shí)鐘周期,輸出電平方式為L(zhǎng)VDS,功耗大小為 2.2 W。

寬帶采集系統(tǒng)總體設(shè)計(jì)思路為:主控芯片F(xiàn)PGA在光纖接收終端處理機(jī)的控制下接收外觸發(fā)同步信號(hào)。當(dāng)同步信號(hào)到來(lái)時(shí),FPGA將ADC轉(zhuǎn)換芯片輸出的量化數(shù)據(jù)捕獲并緩存到DDRII中,最后通過(guò)SFP光模塊將DDRII中的 數(shù)據(jù)通過(guò)光纖發(fā)送給終端處理機(jī)。其中終端處理機(jī)的控制命令包括距離起始、方位起始、方位結(jié)束以及距離波門(mén)大小等。系統(tǒng)總體設(shè)計(jì)框圖如圖1所示。

圖1 系統(tǒng)總體設(shè)計(jì)框圖

2 寬帶ADC采集系統(tǒng)關(guān)鍵技術(shù)設(shè)計(jì)

2.1 ADC時(shí)鐘抖動(dòng)分析

ADC的采樣時(shí)鐘很大程度決定了系統(tǒng)的性能。它的抖動(dòng)特性直接影響有效位數(shù)。抖動(dòng)是時(shí)鐘沿本身不穩(wěn)定,會(huì)在較小的時(shí)間范圍內(nèi)存在較小波動(dòng)。它會(huì)導(dǎo)致采樣芯片采樣點(diǎn)的不確定性,造成采樣時(shí)間的誤差,最終影響ADC芯片的采樣性能,導(dǎo)致SNR下降。采樣時(shí)鐘的均方根 (RMS) 抖動(dòng)σT和ADC固有的RMS孔徑抖動(dòng)σjiter的平方根之和等于總的有效抖動(dòng)值。總的RMS抖動(dòng)σT計(jì)算公式為

(1)

由于抖動(dòng)影響,最大信噪比SNRdB計(jì)算公式為

(2)

其中fin為輸入信號(hào)頻率。在給定目標(biāo)SNR和ADC孔徑抖動(dòng)的情況下,得到最大可允許的時(shí)鐘抖動(dòng)σclk為

(3)

考慮量化噪聲和抖動(dòng),則信噪比SNR計(jì)算公式為

(4)

其中Q=(A/2N-1),N為ADC量化位數(shù),A為常數(shù)。

設(shè)定N=12,fin=500×106。期望的有效位數(shù)至少為9.6位,可由有效位數(shù)ENOB計(jì)算公式:

(5)

得到信噪比SNR=59.552。 將參數(shù)帶入公式(4),計(jì)算得到σT=330×10-15s和ADS5463轉(zhuǎn)換芯片的RMS孔徑抖動(dòng)典型值σjiter=150×10-15s。由式(3)得到最大可允許的時(shí)鐘抖動(dòng)σjiter=294×10-15s。因此,采樣時(shí)鐘電路引入的抖動(dòng)不應(yīng)超過(guò)294飛秒。

2.2 ADC時(shí)鐘電路設(shè)計(jì)

大多數(shù)高速ADC芯片采樣時(shí)鐘都是差分輸入方式,如圖2所示。為了獲得對(duì)稱(chēng)的共模誤差,采用變壓器耦合方式將單端輸入的時(shí)鐘轉(zhuǎn)換為差分時(shí)鐘,輸入ADC芯片時(shí)鐘管腳。

圖2 ADC時(shí)鐘輸入電路

當(dāng)系統(tǒng)采用板外時(shí)鐘方式時(shí),外時(shí)鐘為單端輸入,特征阻抗為50 Ω。通過(guò)SMA接入系統(tǒng)后,經(jīng)電阻匹配網(wǎng)絡(luò)調(diào)整特征阻抗。單端時(shí)鐘使用阻抗匹配、帶寬合理的變壓器耦合之后變?yōu)椴罘謺r(shí)鐘信號(hào),輸入給ADC使用。這種設(shè)計(jì)的好處就是簡(jiǎn)單,沒(méi)有使用有源器件。設(shè)計(jì)中,只要保證良好的阻抗匹配就可以保證不惡化單端輸入時(shí)鐘的抖動(dòng)特性。

2.3 模擬輸入電路設(shè)計(jì)

一般的高速ADC芯片模擬輸入為差分輸入方式,而板外模擬信號(hào)使用RF電纜傳送,使用SMA引入電路板,所以需要將單端模擬信號(hào)轉(zhuǎn)換為差分模擬信號(hào)。這個(gè)過(guò)程可以使用運(yùn)算放大器和變壓器完成。這兩種方式各有優(yōu)缺點(diǎn)。

運(yùn)算放大器方式可以提供直流耦合,但是帶寬相對(duì)變壓器較小。運(yùn)算放大器進(jìn)行模擬信號(hào)調(diào)整,但相對(duì)變壓器引入的噪聲更多,諧波更大。所以,在不需要直流耦合時(shí),為了保證更好的ADC性能,使用變壓器耦合方式。

如圖3所示,ADS5463沒(méi)有共模電壓輸出功能。對(duì)于變壓器次級(jí),沒(méi)有中心抽頭需求,所以使用1∶1變壓器,靠近管腳兩端,添加端接電阻。

圖3 ADS5463模擬輸入電路

在模擬輸入走線方面,系統(tǒng)將模擬信號(hào)線繪制在PCB上,具有完整模擬GND屏蔽、參考的內(nèi)層、走線拐角使用圓弧走線及縮短走線距離。這樣避免強(qiáng)烈的電磁環(huán)境下對(duì)模擬輸入的干擾。

在ADC設(shè)計(jì)中,模擬輸入部分會(huì)引入相對(duì)延遲的器件主要是變壓器。在不同頻率下,變壓器的相位延遲是不同的,兩個(gè)變壓器相同頻率下的延遲可能也存在一定的誤差。但是,這是無(wú)法避免的,只能在實(shí)際硬件系統(tǒng)上進(jìn)行測(cè)量。

2.4 ADC電源設(shè)計(jì)

ADC的電源設(shè)計(jì)同樣直接影響著ADC性能。ADC的電源需要保證足夠低的噪聲、紋波。電源設(shè)計(jì)中同時(shí)包含了GND網(wǎng)絡(luò)的分割。實(shí)際分割要充分考慮實(shí)際PCB布局、ADC芯片特性。

本設(shè)計(jì)中,采用線性電源模塊,避免開(kāi)關(guān)噪聲。線性電源模塊輸入部分使用大感值電感,濾除系統(tǒng)中的幅值較大、頻率較低的紋波噪聲。線性電源輸出部分采用三端濾波電感,濾除幅值、頻率居中的紋波噪聲。根據(jù)靠近ADC芯片電源管腳的程度,逐級(jí)放置容值遞減、ESR值低的高品質(zhì)電容。

2.5 ADC芯片與FPGA連接信號(hào)線

ADS5463輸出的量化數(shù)據(jù)是12對(duì)差分LVDS信號(hào),數(shù)據(jù)率為500 MHz。高速信號(hào)從ADC輸出到FPGA輸入端口極易受到外部的干擾。12對(duì)輸出信號(hào)線繪制在PCB的內(nèi)層,避免強(qiáng)烈的電磁環(huán)境下對(duì)模擬輸入的干擾。

在走線方面也需要保證ADC輸出的12對(duì)差分線到FPGA輸入管腳等長(zhǎng),并連接在FPGA同一BANK上,從而減少走線引起的數(shù)據(jù)同步問(wèn)題。

2.6 FPGA緩存數(shù)據(jù)設(shè)計(jì)

本系統(tǒng)采用DDRII緩存ADC數(shù)據(jù),采用FPGA自帶的存儲(chǔ)控制接口IP核,直接控制DDRII存儲(chǔ)器的讀寫(xiě)。

緩存數(shù)據(jù)流程如圖4所示。FPGA接收到控制命令后將12對(duì)LVDS差分線進(jìn)來(lái)的數(shù)據(jù)先輸入FPGA的IBUFDS,再輸入IDDR。IDDR將單端輸入信號(hào)轉(zhuǎn)換成兩路輸出信號(hào),因此FPGA通過(guò)IDDR核將原來(lái)500 MHz的信號(hào)降為250 MHz的雙路信號(hào)。

圖4 數(shù)據(jù)流程圖

FPGA將量化數(shù)據(jù)寫(xiě)入DDRII的流程如下:首先將IDDR的輸出的兩路數(shù)據(jù)存入第1個(gè)FIFO中。這個(gè)FIFO的深度為16K,位寬為26位。接著將該數(shù)據(jù)放入DDRII 4Kx128b的接口FIFO中。通過(guò)這個(gè)接口FIFO將數(shù)據(jù)存入DDRII中。

當(dāng)FPGA數(shù)據(jù)采集結(jié)束時(shí),FPGA讀取DDRII中的數(shù)據(jù)到輸入緩沖FIFO中,然后將數(shù)據(jù)緩存到光纖接口fifo中,最后光纖將采集的數(shù)據(jù)發(fā)送給終端處理器。這樣一次完整的數(shù)據(jù)采集過(guò)程就結(jié)束了。

3 ADC動(dòng)態(tài)特性分析

3.1 ADC測(cè)試方法

譜分析法和正弦擬合法是ADC 動(dòng)態(tài)特性測(cè)試的兩種常用方法。正弦擬合法是在時(shí)域?qū)DC 的動(dòng)態(tài)特性給出總體描述,只能測(cè)量一個(gè)ADC 參數(shù),不能測(cè)量其他的特性參數(shù)。在信號(hào)源諧波失真不可忽略時(shí)則很難發(fā)現(xiàn)和處理,因此其測(cè)量精度對(duì)測(cè)試信號(hào)源具有很強(qiáng)的依賴(lài)性。FFT法是ADC 動(dòng)態(tài)特性測(cè)試中最常用的方法,其優(yōu)點(diǎn)是直觀、簡(jiǎn)便,不需要大的樣本數(shù),幾乎所有ADC 的失真都可在其輸出頻譜上表現(xiàn)出來(lái)。

通過(guò)比較分析,本系統(tǒng)采用FFT分析 ADS5463的有效位數(shù)。

3.2 ADS5463有效位數(shù)測(cè)試

ADS5463有效位數(shù)的測(cè)量選用信號(hào)275 MHz為輸入信號(hào),提供給ADC的時(shí)鐘為500 MHz。使用兩臺(tái)ROHDE&SCHWARZ的SMA100A信號(hào)源作為ADC性能測(cè)試的時(shí)鐘信號(hào)源和模擬信號(hào)源。其中,一臺(tái)信號(hào)源輸出一路參考時(shí)鐘,而另一臺(tái)則基于此參考時(shí)鐘生成ADC時(shí)鐘或者ADC采樣信號(hào),從而實(shí)現(xiàn)兩個(gè)信號(hào)源同步。

用Xilinx ISE軟件的Chipscope軟件捕獲16384點(diǎn)ADC采集的數(shù)據(jù),導(dǎo)出并存成prn格式文件用Matlab程序?qū)υ損rn文件進(jìn)行FFT分析,得到信號(hào)的SNR。由ADC有效位數(shù)計(jì)算公式ENOB得到ADC的有效位數(shù)。

在用FFT測(cè)試ADC有效位數(shù)時(shí)需要注意頻譜泄露問(wèn)題,如果采樣頻率為f,選取的FFT點(diǎn)數(shù)為N,則頻率分辨率為f/N。輸入頻率fi須滿(mǎn)足:

fi=Mf/N

其中M是一個(gè)整數(shù),即在選取FFT的點(diǎn)數(shù)N時(shí)需要選取整周期點(diǎn)數(shù)。

下面以實(shí)測(cè)數(shù)據(jù)來(lái)說(shuō)明這一問(wèn)題。按照上面的測(cè)試步驟,選取16380點(diǎn)測(cè)的結(jié)果(如圖5所示)測(cè)出有效位數(shù)為10.08位。選取16384點(diǎn)測(cè)的結(jié)果如圖6所示。從兩幅圖可以清楚地看到非整周期的截取會(huì)產(chǎn)生頻譜泄露,得到錯(cuò)誤的測(cè)試結(jié)果。

圖5 16380點(diǎn)FFT結(jié)果

圖6 16384點(diǎn)FFT結(jié)果

4 結(jié)束語(yǔ)

寬帶ADC采集系統(tǒng)是高分辨雷達(dá)的設(shè)計(jì)的一個(gè)難點(diǎn)。本文從工程實(shí)現(xiàn)的角度分析了寬帶ADC采集系統(tǒng)設(shè)計(jì)時(shí)各模塊需要注意的問(wèn)題,并給出了相應(yīng)的解決方法。同時(shí),就本系統(tǒng)設(shè)計(jì)的采集系統(tǒng)給出了測(cè)試方法。實(shí)測(cè)結(jié)果表明,本設(shè)計(jì)可行,滿(mǎn)足要求。

[1] James Tsui(美).寬帶數(shù)字接收機(jī)[M].楊小牛,陸安南,金飚,譯.北京:電子工業(yè)出版社,2002:106-139.

[2] 丁家會(huì).數(shù)字化接收機(jī)極限性能指標(biāo)的研究[J].現(xiàn)代雷達(dá),2005(9).

[3] 邱兆坤,王偉,馬云,陳曾平.一種新的高分辨率ADC有效位數(shù)測(cè)試方法[J].國(guó)防科技大學(xué)學(xué)報(bào),2004(4).

Design and implementation of a wideband ADC acquisition system based on FPGA

LI Sai-hui, LIU Jian, JIANG Nai-ti, LI Wei

(No. 724 Research Institute of CSIC, Nanjing 211153)

In view of the problems such as the clock jitter, high-speed ADC circuit, high-speed data buffer and data transmission in the design of the wideband acquisition system, a wideband ADC data acquisition system is designed and implemented, with the FPGA as the main control chip, the DDRII as the buffer module, and the sampling rate of 500 MHz. The effect of each part on the acquisition system and the significant problems in the design are analyzed, and the performance of the system designed is tested.

radar; signal processing; FPGA; acquisition system; ADC

2016-07-17;

2016-09-02

李賽輝(1984-),男,工程師,碩士，研究方向:雷達(dá)信號(hào)處理;劉劍(1983-),男,工程師,碩士，研究方向:雷達(dá)信號(hào)處理、波速控制等;李偉(1983-),男,工程師,碩士，研究方向:雷達(dá)信號(hào)處理、數(shù)字波束合成等;蔣廼倜(1984-), 男,工程師,碩士，研究方向:雷達(dá)信號(hào)處理高速信號(hào)傳輸?shù)取?/p>

TN911.7

A

1009-0401(2016)04-0041-04