應用于音頻設備的14-bit Sigma-delta 調制器的設計

代田慧，彭曉宏

（北京工業大學 北京100124）

應用于音頻設備的14-bit Sigma-delta 調制器的設計

代田慧，彭曉宏

（北京工業大學 北京100124）

文中針對AUDIO CODEC IP核項目的實際需求，設計了一款應用于音頻設備的14-bit Sigma-delta調制器。采用過采樣率（OSR）為256倍的2階1-bit CIFB結構，應用了包含電路級噪聲和非理想因素影響的simulink模型進行行為級仿真。在華力HLMC 55 nm CMOS工藝下，Sigma-delta調制器采用開關電容積分電路來實現，各級積分器采用特殊的開關控制以減小電容大小，從而減小芯片面積，其測試結果可以達到SNDR=84.1dB（ENOB=13.67 bits）。

音頻設備；Sigma-Delta調制器；過采樣；開關電容

隨著消費類音頻設備在市面上大量使用，例如：數字電視，手機多媒體等[1-4]。為了能夠滿足消費需求以獲得更好的聲音質量，高分辨率的模數轉換器(ADC)得到了十分廣泛的應用。ADC可分成兩種類型：Nyquist采樣率ADC和過采樣ADC[5-6]。傳統的Nyquist采樣率ADC，是用兩倍或略大于兩倍截止頻率的采樣頻率對模擬輸入信號進行采樣，對所采樣的幅值均勻量化，并用二進制編碼來表示所需量化的電平[7]。由于電路元件在工藝實現上很難達到較高的精度，所以傳統Nyquist采樣的ADC要提高分辨率將會變得非常困難。

一般在高精度ADC核心電路的前端，往往需要過渡帶較窄的抗混疊濾波器和采樣保持電路，對模擬電路的設計提出了更高的要求，設計不好還會引入諧波失真[8]。除了正常ADC轉換電路的噪聲，前置電路本身也會引入噪聲，為了盡可能的降低這些噪聲所帶來的影響，就不得不增加積分器的電容值，這樣一來，系統的功耗就會跟著增加，而且電容的面積在版圖中是較大的，增加功耗的同時又增加了芯片的面積[9]。可見，傳統的Nyquist ADC不適合用于要求高分辨率的數字音頻應用領域。

然而，過采樣的Sigma-delta ADC己經是現今CMOS工藝中實現高精度轉換器的主流方法，由于其結構中擁有數字抽取濾波器部分，很好的契合了現今CMOS大規模集成的條件，從而可以將模擬調制器部分比較方便地和數字電路集成[10]。而Sigma-delta調制器是Sigma-deltaADC中最為核心的模塊，其主要作用是通過過采樣和噪聲整形兩大技術將音頻信號范圍(20 Hz～20 kHz)之內的噪聲推向高頻，從而降低帶內噪聲，以實現高精度的模數轉換功能。可見Sigma-delta調制器設計的好壞直接決定了整個ADC的性能。

1　調制器的simulink建模及仿真

為了有效指導調制器電路的設計，在Simulink/Matlab的環境下，對sigma-delta調制器進行了帶有非理想因素影響的模型建立，如圖1所示。經過反復優化調整，模型中的系數最終設定k1=b2=1/2，b=1/4。在這里，二階調制器系統中我們主要考慮了第一級積分器非理想因素的影響[11]，其中包括運放的增益、帶寬、擺率以及運放本身的噪聲，采樣開關的熱噪聲、采樣開關的時鐘抖動等，下面將調制器所設定的非理想因素模塊參數寫于表1中。由于第二級積分器對系統性能影響很小，所以采用的是理想積分器（IDEAL Integrator）模型。

整個Sigma-delta調制器系統的采樣頻率FS=12.5 MHz，過采樣率OSR=256，輸入頻率Fin=5 kHz。在考慮電路設計中所包含的非理想因素影響的情況下，調制器的信噪失真比SNDR=94.1 dB，有效位數ENOB=15.34 bits。

圖1　二階調制器模型

表1　非理想因素模塊參數設定

2　調制器電路的設計

基于開關電容積分器本身所具備的優點：動態范圍大、線性度高并且易于CMOS工藝實現[12]。故本設計采用的是全差分開關電容積分器電路來實現2階1-bit量化CIFB的sigmadelta調制器拓撲結構，結構電路如圖2所示。全差分結構可以有效的消除偶次諧波失真，還能抑制電路中的共模噪聲，提高電源抑制比并且增加輸出擺幅。

從圖2的時序開關電路可以看出，該積分器受到兩相不8交疊時鐘ckn和ckp的控制，這里，信號通路和反饋通路區分開來，以免參考電平受到輸入信號的影響。對于輸入信號而言，ckp為采樣相位，ckn為積分相位。為了消除前面所提到的開關電荷注入效應，圖2采用了下極板采樣的技術，時鐘ckn和ckp較cknd和ckpd稍微提前關斷，這樣使得采樣電容的右端沒有了通路，保證了在下一次導通之前，采樣電容上的總電荷不會發生變化，而且其他開關的電荷注入或者其他形式的干擾不會對輸入信號產生影響，電路的工作性能不會因為開關的動作而發生變化。還有，因為ckp開關是與共模電平相連的，當其斷開的時候不會與輸入信號產生聯系，所影響的只是采樣電容上的直流偏移量，這個偏移量可以通過全差分電路中正負通路相減而被相互抵消，從而并不會引起諧波失真[13]。

圖2　調制器拓撲圖

在電路實現過程中，采樣電容值C1大小的選取是尤為重要的。這里參照文獻[14-15]中的推導和計算方法可知，兩路開關和電容所引起的熱噪聲在信號帶寬內的總功率（Sn）為：

計算得到的積分器的采樣電容大約為C1=0.25 pF，基于實際電路噪聲抑制的考慮，本設計中給出C1=0.5 pF。由于調制器的系數是根據無源器件電容之間的比值來實現的，所以確定了采樣電容值后，積分電容值也就確定了。第一級的系數b=1/4，故積分電容C2=2 pF。由于二階sigma-delta調制器第二級的系數b2=k1=1/2，故圖2中C3=C1=0.5 pF，C4=C2=2 pF，C5=C6=0.25 pF。C5和C6的值之所以不是0.5 pF，是因為在輸入信號進行采樣的時，C5（C6）上已經貯存了vc·C5的電荷，在積分相時，恰好是2倍的vc·C5電荷轉移到積分電容上，其效果相當于C5和C6為0.5pF直接反饋得到的結果。這樣的開關控制的目的就是為了減小電容的大小進而減小所占用的芯片的面積。

3　電路仿真及芯片測試

同樣在輸入信號 Fin=5 kHz，采樣時鐘頻率為 Fs=12.5 MHz，對過采樣率OSR=256的2階1-bit量化的sigma-delta調制器進行仿真。最終的輸出時域波形如圖3所示，在TT工藝角下，所提取的數字碼流在音頻信號頻率范圍內經過FFT分析處理后得到的信噪失真比SNDR=86.6 dB。

圖3　調制器輸出碼流

表2給出了在不同工藝角下對調制器輸出做FFT分析的結果，可以看出，在不同的工藝偏差下，其性能均能滿足設計需求。

表2　不同工藝角的FFT分析

本設計是在華力HLMC 55 nm CMOS工藝成功流片并進行測試的，其測試平臺示意圖如圖4所示。圖中被測芯片為整個AUDIO CODEC的測試片，這里只對sigma-delta調制器的精度進行考量。其中用到的外圍芯片有串轉并芯片（AD8138）和LDO（TPS74701）芯片，電路板是5 V供電，芯片內部供電為3.3 V（模擬部分）和1.2 V（數字部分）。

為了確保測試的準確性，測試的輸入激勵必須保證能夠達到更高精度，這里采用的是低失真低噪聲的SYS-2722 Audio Precision設備來提供高精度輸出正弦信號，其在20 kHz帶寬內，1 kHz THD+N能夠小于-112 dB。最終對輸出數據在音頻信號頻率范圍內做FFT分析，可以達到信躁失真比SNDR=84.1dB（13.67 bits），如圖5所示，測試結果與仿真結果非常接近，滿足設計需求。

圖4　測試平臺示意圖

圖5　輸出數據FFT分析

4　結　論

針對AUDIO CODEC IP核項目設計的實際需求，文中設計了一種應用于音頻設備的14bit Sigma-delta調制器，采用過采樣率OSR為256倍的2階1-bit CIFB結構。為了使其結構能夠更好的達到實際電路設計的性能需求，我們在電路設計之前要考慮實際電路設計中存在的諸多非理想因素對sigma-delta調制器性能的影響，所以在Matlab環境下，給出了帶非理想因素的simulink模型的仿真結果，并以此為參考完成電路的設計。在華力HLMC 55nm CMOS工藝下，完成了對Sigma-delta調制器電路的設計，電路設計中的各級積分器采用特殊的開關控制以減小電容的大小，從而減小了芯片使用面積。并且開關的有效控制還可以降低系統噪聲，防止寄生效應。在輸入信號Fin=5 kHz，采樣時鐘頻率為Fs=12.5 MHz的情況下，對芯片進行測試，其信噪失真比SNDR=84.1 dB （13.67 bits），和調制器的仿真結果非常接近，達到了設計的指標。

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Design of 14-bit Sigma-delta modulator applied for audio device

DAI Tian-hui，PENG Xiao-hong
（Beijing University of Technology，Beijing 100124，China）

For the actual demand of AUDIO CODEC IP program design，this work is devoted to the realization of a 14-bit Sigma-delta modulator，which employed 2-order 1-bit CIFB topology whose over sampling ratio（OSR）is equal to 256，applied for audio devices.The circuit level noise and non-ideal factor effects are also taken into account with a Simulink model. The proposed modulator is realized by employing switched-capacitor in HLMC 55nm technology and the special control for switches ofintegrator can reduce the capacitance and then reduce chip consumption.Test results of this proposed sigmadeltamodulatorcan reach SNDR=84.1 dB（ENOB=13.67 bits）resolution.

audio device；Sigma-delta modulator；over sampling；switched-capacitor

TN302；TN432

A

1674－6236（2016）22-0043-04

2016-03-22稿件編號：201603296

國家自然科學基金（61204040，60976028）；北京市自然科學基金（4123092）；教育部博士點基金（20121103120018）

代田慧（1992—），女，河南洛陽人，碩士研究生。研究方向：模擬集成電路設計。