倍增組值算法抑制PAPR的FPGA實現*

何維武，譚淇文，曾康娟

（重慶金美通信有限責任公司，重慶 400030）

倍增組值算法抑制PAPR的FPGA實現*

何維武，譚淇文，曾康娟

（重慶金美通信有限責任公司，重慶 400030）

在以前的OFDM系統PAPR研究中，提出了倍增組值算法，并做了較多理論分析，同時采用MATLAB仿真軟件驗證了倍增組值算法的可行性。基于此，進一步深入研究如何利用FPGA實現倍增組值算法抑制OFDM系統的峰均比，提出了在FPGA中實現峰均比抑制模塊設計方案并對其加以驗證。驗證結果證明，提出的在FPGA中實現峰均比抑制模塊設計方案簡單，硬件資源占用較少，而且抑制峰均比效果較好。

正交頻分復用；倍增組值算法；門限；均值模塊；降峰均比模塊

0 引 言

正交頻分復用（OFDM）技術是一種應用廣泛、前景明朗的調制解調、復用技術。針對峰均比存在的缺點，很多研究者提出了許多不同的解決辦法。筆者也在之前的研究中提出了基于PTS技術[1]的倍增組值算法[2]。本文基于Xilinx公司的軟、硬平臺，主要研究倍增組值算法抑制PAPR的FPGA實現。所選用的芯片為Spartan3E，型號為xc3s500e-5fg320。

1 倍增組值算法的FPGA實現

1.1 模塊的組成

圖1所示為倍增組值算法的實現圖，基本可以分為如下幾大模塊：倍增模塊；IFFT模塊；優化因子處理模塊；降峰均比模塊；與門值比較模塊；ROM模塊[3]。

1.2 倍增模塊

倍增模塊是對64個序列做2倍過采樣后，再對這128個序列[4]進行分組。倍增組值算法的實現過程為：當激勵信號[5]PN=1時，首先讓64個映射數據進入倍增模塊，并保存在ROM模塊里，同時把64個數據中間插入64個0，使其長度變為128。然后，分成2組數據，分別為part1和part2，如圖2所示。在長度為64的part1后面加上64個0，使其得到長度為128的READ_part1；在長度為64的part2前面加入64個0，使其得到長度為128的READ_part2。這樣通過倍增模塊得到的復數輸出為：｛READ_part1_re,READ_part1_im｝和｛READ_ part2_re,READ_part2_im｝。當激勵信號PN=others時，關門映射數據進入此模塊，并且將此時ROM內的數據分成4組。

圖1 倍增組值算法的模塊組成

圖2 倍增模塊原理

倍增模塊的主要程序為：

1.3 IFFT模塊

IFFT模塊采用IPCORE中的流水結構來實現IFFT功能。點數為128（經過過采樣所得的），位寬為16。一幀數據通過倍增模塊后，再把這些數據都擴大100倍。這是因為要把浮點數轉化為定點數來實現。于是，有：

其他參數初始值為：fwd_inv_tb：std_logic：='0'；fwd_inv_we_tb：std_logic：='1'；start_tb：std_logic：='1';

通過IFFT模塊后的實現結果分別如圖3、圖4所示。

圖3 IPCORE1處理后的第一組時域數據

圖4 IPCORE2處理后的第二組時域數據

由圖3、圖4可知，只有在edone信號變高，且在下一個周期信號done變高時，才輸入結果。此時，dv一直為高，表明輸出有效，所得結果為24位的數據。

1.4 優化因子處理模塊

優化因子處理模塊原理圖，如圖5所示。

圖5 優化因子處理模塊原理

優化因子處理模塊由ROM存儲器和乘法器組成[6]。把IFFT模塊輸入進來的數據作為已知條件，時鐘周期設為20 ns，于是可得優化因子處理模塊的實現圖，如圖6、圖7、圖8和圖9所示。

從圖6、圖7、圖8和圖9可以看出，優化因子處理模塊的實現結果為有效數據，但存在一定的延時。由于它們所占用的器件資源相當少，因此沒有列出。

圖6 第一組的實部乘-1后的數據

圖7 第一組的虛部乘-1后的數據

圖8 第二組的實部乘-1后的數據

圖9 第二組的虛部乘-1后的數據

1.5 降峰均比模塊

降峰均比模塊是一個較大的模塊，主要包括選擇相加模塊、平方相加模塊、最大值模塊、最小值模塊、均值模塊、除法模塊，如圖10所示。

圖11到圖19表示經過優化因子處理模塊的數據進入降峰均比模塊處理的整個過程。

圖10 降峰均比模塊中的主要子模塊

圖11 第一組虛部乘-1和第二組虛部乘-1后的32位加法模塊

圖12 第一組實部乘-1和第二組實部乘-1后的32位加法模塊

圖13 第一組乘-1和第二組乘-1后的平方加和模塊

圖14 第一組乘-1和第二組乘1后的平方加和模塊

圖15 第一組乘1和第二組乘-1后的平方加和模塊

圖16 第一組乘1和第二組乘1后的平方加和模塊

圖17 第一組乘1和第二組乘-1后的平方加和處理后的最大值模塊

圖18 第一組乘1和第二組乘-1后的均值模塊

圖19 除法模塊

圖11到圖16是加法模塊和平方加和模塊處理結果。從圖中得出，第一組和第二組的最優化因子分別為1和-1。圖17、圖18和圖19分別表示最大值模塊、均值模塊、除法模塊的結果。從圖19可以得出：OFDM符號的峰均比值為3 dB。

通過門限值比較模塊（其中門限值設為8 dB）可知，此符號的峰均比值（3 dB）小于門限值，故其可通過進入前導模塊，同時返回一個信號值0，讓門限值比較模塊下一個符號進入倍增模塊，進行另一個OFDM符號的倍增組值算法。

2 結 語

本文是在ISE9.2平臺下實現倍增組值算法。整個硬件共分成5個模塊，其中最重要的是降峰均比模塊，IFFT點數為64點，硬件采用Xilinx公司的ISE系列FPGA芯片。

綜上所述，該算法降峰均比效果較好，而且硬件實現簡單，資源占用較少，是一種較為實用的算法，具有一定的實際應用價值。

[1] 王文博,鄭侃.寬帶無線通信OFDM技術[M].2版.北京:人民郵電出版社,2007. WANG Wen-bo,ZHENG Kan.OFDM Broadband Wireless Communication Technology[M].Second Edition. Beijing:People's Posts and Telecommunications Press, 2007.

[2] 何維武,馮輝,譚淇文等.基于部分傳輸序列技術降OFDM系統PAPR的改進算法[J].廣東通信技術,2016,36(02):34-36,70. HE Wei-wu,FENG Hui,TAN Qi-wen,et al.Improved Algorithm of PAPR based on Partial Transmission Sequence Technique for OFDM System[J].Guangdong Communication Technology,2016,36(02):34-36,70.

[3] Heung-Gyoon Ryu,Kyoung-Jae Youn.A New PAPR Reduction Scheme:SPW(Subblock phase weighting) [J]. IEEE Transactions on Consumer Electronics, 2002,48(01):81-89.

[4] 趙成龍.OFDM系統中選擇性映射降低峰均比的研究[D].南京:南京郵電大學,2012. ZHAO Cheng-long.Research on Selected Mapping System to Reduce PAPR in OFDM System[D].Nanjing: Nanjing University of Posts and Telecommunications,2012.

[5] 袁建黨.預留載波法降低OFDM峰均比的研究和FPGA實現[D].西安:西安電子科技大學,2011. YUAN Jian-dang.Reserved Carrier Method to Reduce PAPR in OFDM Research and Implementation of FPGA [D].Xi'an: Xi'an Electronic and Science University,2011.

[6] 崔獻文.OFDM系統同步及解調的FPGA實現[D].成都:電子科技大學,2009. CUI Xian-wen.OFDM System Synchronization and Demodulation FPGA Implementation[D].Chengdu: University of Electronic Science and Technology,2009.

何維武（1976—），男，碩士，工程師，主要研究方向為寬帶無線通信技術；

譚淇文（1979—），男，學士，工程師，主要研究方向為通信技術；

曾康娟（1983—），女，碩士，工程師，主要研究方向為軟件系統工程設計與應用。

FPGA Realization of Multiplication Group Value Algorithm for PAPR Reduction

HE Wei-wu, TAN Qi-wen, ZENG Kang-juan
(Chongqing Jinmei Communication Co.,Ltd., Chongqing 400030,China)

In the previous PAPR system OFDM research, the multiplication group value algorithm is presented, and a lot of theoretical analysis is done. Meanwhile, the MATLAB simulation software is used to verify the feasibility of the algorithm. Based on this, further research on how to use FPGA to achieve the multiplication group value algorithm to suppress the peak to average ratio of OFDM system is done, and the idea of realizing the peak to average ratio suppression module design and its verification in FPGA is proposed . The verification results indicated that the proposed realization PAPR suppression module in FPGA design is simple, with less hardware resource and fairly good suppressing PAPR.

OFDM;Multiplication group value algorithm;Threshold;Mean module;PAPR reduction module

TN929.53

A

1002-0802(2016)-07-0929-08

10.3969/j.issn.1002-0802.2016.07.025

2016-03-15;

2016-06-09 Received date:2016-03-15;Revised date:2016-06-09