基于多路并行插值的高頻信號產生方法研究

邢長昕+錢博

【摘 要】為滿足無線通信過程中產生高頻、高精度通信信號源需求，深入研究了基于多路并行插值的高頻信號產生機理，在ISE軟件環境下采用verilog硬件描述語言對高頻信號發生器進行了設計， 基于XILINX V6XC6VLX240T-2ff1156 FPGA進行了實現。測試結果表明，該信號發生器能輸出穩定的高頻、高精度通信信號。

【關鍵詞】多路并行插值；高頻信號；verilog

0 引言

隨著通信技術的高速發展，數字信號處理理論和方法已成為眾多研究領域的重要研究基礎，被廣泛應用于航空航天，通信等領域。隨著通信業務的增多，有限的頻帶資源難以滿足日益增長的通信業務量需求。為提高高頻段的應用，通信信號的帶寬和頻域不斷增大，需產生更高頻率的信號。因此，進行高頻信號產生方法的研究具有實際應用價值[1]。

使用FPGA器件進行數字系統設計，不僅可以簡化設計流程，而且可以降低整個系統的體積和成本，增加系統的可靠性[2]。鑒于此，本文基于多路并行插值技術，采用FPGA硬件平臺進行了高頻信號產生方法研究，并進行了仿真驗證。

1 插值基本原理

2路插值原理如圖1所示， a圖表示在八分之π相位時相位抽取得到的相位信息， b圖表示另一種相位抽取得到的相位信息， c圖表示兩種相位插值后得到的信號相位信息。

多路并行插值產生高頻信號的思路為：首先產生N路低采樣率高頻信號分量，通過對各信號分量相位進行控制，確保每路信號分量以低采樣率采出高頻信號的M個相位，且信號分量間的采樣相位彼此交錯；通過將N路低速信號分量共N*M個相位按順序依次進行插值，并輸出至單個DA，使得DA輸入端呈現采樣率為N倍的高頻信號，從而實現高頻信號的插值。

2 多路并行插值高頻信號發生器設計

2.1 整體結構

多路并行插值高頻信號產生的整體結構如圖2所示，共包含5個關鍵模塊：DCM模塊，BPSK調制模塊，DDS模塊，插值處理模塊和DA轉換模塊。其中，DCM模塊為其他各模塊提供不同的時鐘驅動；BPSK模塊實現對高頻信號的調制；DDS模塊產生了8路DDS IP 核和實現了相位控制；插值運算模塊完成了多路并行插值；DA轉換模塊將數字高頻信號轉變為模擬高頻信號輸出。

2.2 關鍵子模塊設計

2.2.1 插值運算模塊

高頻信號產生的關鍵在于插值運算模塊的實現。DDS模塊產生8路低采樣率高頻信號分量，頻率控制字通過對各信號分量進行相位控制，每路信號分量以低采樣率采出高頻信號分量的8個相位。各信號分量的采樣相位彼此交錯，而OBUFDS是將標準單端口信號轉換成差分信號。通過OBUFDS產生差分信號對進行插值。八路低速高頻信號分量插成四路低速高頻信號分量，差分信號對經過ODDR輸出到DA轉換模塊，在DA轉換模塊中數字高頻信號轉換成為采樣率為2GHZ的模擬高頻信號。

2.2.2 bpsk調制模塊

Bpsk調制模塊的主要功能是對信息碼與偽隨機序列模二和后數據流的bpsk調制。輸入時鐘250MHz，偽碼產生模塊主要完成偽隨機序列的產生，模塊根據既定的偽碼多項式和偽碼初相在偽碼時鐘的作用下產生連續的偽隨機數據流。設計采用模塊式碼序列發生器，它的模二在各級觸發器之間，模二加的動作是同時并行的，延時小，工作速度高。

2.2.3 DDS生成模塊

DDS生成模塊包括產生8路DDSIP核和相位控制字，系統輸入時鐘頻率CLK為250MHz，載波頻率為150MHz，輸入為30位的頻率控制字。八路并行的DDS都以系統時鐘頻率工作，在系統時鐘和頻率控制字的作用下進行插值，產生高頻信號。相位控制字模塊為計算DDSIP核的相位控制字P1。

3 仿真驗證

本設計采用XLINX XC6VLX240t -2ff1156 FPGA進行實現，調制方式采用bpsk調制，輸入時鐘250MHz，實現插值產生的150MHz信號的示波器顯示結果如圖3所示。

從圖3可見，正確產生了中心頻率為150MHz、帶寬20MHz的直擴信號。

4 結語

本文在深入研究高頻信號多路插值產生原理基礎上，利用可編程邏輯器FPGA實現了基于多路并行插值的高頻信號產生功能。可通過調節相關參數獲得所需頻率的信號。仿真結果表明，成功實現了穩定的高頻、高精度通信信號。

【參考文獻】

[1]楊海鋼，孫嘉斌，王慰.FPGA器件設計技術發展綜述[J].電子和信息學報，2010，32（3）.

[2]趙麗娜，郭寶增，劉少鵬，等.基于FPGA的DDS基本信號發生器的設計[J].電子設計工程，2012，20.

[3]楊建華，于小寧，朗寶華.DDS技術和FPGA在多功能信號源中的應用[J].西安工業大學學報.2012，32.

[4]于洪輝.基于FPGA的函數波形發生器設計[J].機電技術，2012，35（2）.

[責任編輯：王偉平]