一種載波通信SOC信道交織/解交織器設(shè)計(jì)

一種載波通信SOC信道交織/解交織器設(shè)計(jì)

電力線載波通信（PLC）是一種以現(xiàn)有低壓電力網(wǎng)絡(luò)作為通信媒介的有線通信方式。如果和加密技術(shù)相結(jié)合可以更好的保證信息的高效傳輸。現(xiàn)有電力線網(wǎng)絡(luò)產(chǎn)品，無(wú)論是寬帶電力線通信產(chǎn)品還是窄帶電力線通信產(chǎn)品，隨時(shí)都可以在智能控制、家庭物聯(lián)網(wǎng)或者是遠(yuǎn)程抄表等生活的各個(gè)方面找到實(shí)際應(yīng)用案例。通信信道特性一直是制約通信系統(tǒng)可靠性的主要因素。電力線載波通信非理想信道特性加上外部噪聲干擾的影響，使得數(shù)字信號(hào)碼元數(shù)據(jù)在傳輸?shù)倪^(guò)程中質(zhì)量變壞為了在信噪比已知的情況下，盡可能降低通信的誤碼率我們采取了相應(yīng)的基帶處理技術(shù)。對(duì)于疊加在信號(hào)的各種加性干擾噪聲常采用差錯(cuò)控制編碼技術(shù)來(lái)處理。

前向糾錯(cuò)編碼技術(shù)（FEC）被廣泛的研究，一般的前向糾錯(cuò)技術(shù)包括交織和編碼以及解交織和譯碼技術(shù)等。本文是在參考了國(guó)際插座聯(lián)盟協(xié)議以后，針對(duì)項(xiàng)目需要而設(shè)計(jì)的一種寬帶載波通信SOC信道交織/解交織器。

圖1　載波通信SOC整體架構(gòu)框圖

載波通信SOC架構(gòu)及其信道交織/解交織算法

載波通信SOC架構(gòu)

上圖1為載波通信SOC數(shù)據(jù)流處理架構(gòu)圖，信道交織/解交織分屬發(fā)送和接收端的兩個(gè)鏈路，在發(fā)送端信道交織器將Turbo編碼器編碼后的數(shù)據(jù)進(jìn)行不同模式下的處理，以使不同類型的原有排序被不同程度的隨機(jī)化打散，由信道到數(shù)據(jù)如果被連續(xù)的突發(fā)差錯(cuò)干擾，則原始順序的數(shù)據(jù)只受到隨機(jī)差錯(cuò)的干擾。在接收端，將被信道交織器打亂的原始數(shù)據(jù)進(jìn)行解交織處理，恢復(fù)原有排序，再結(jié)合Turbo譯碼器進(jìn)行隨進(jìn)差錯(cuò)的糾錯(cuò)，大大提高了通信的抗干擾能力，降低誤碼率，提高通信質(zhì)量和效率。

信道交織/解交織算法

信道交織和解交織是一個(gè)互逆的過(guò)程，以下以信道交織為例說(shuō)明交織器的設(shè)計(jì)原理：

Turbo編碼產(chǎn)生的數(shù)據(jù)信息位、校驗(yàn)位與編碼前的順序相同，并且信息位在前，校驗(yàn)位在后（Turbo編碼產(chǎn)生的兩個(gè)校驗(yàn)位是p在前，q在后）。該數(shù)據(jù)要先進(jìn)行信道交織，然后作星座點(diǎn)映射。

下面定義K為信息比特的數(shù)目，N-K則表示校驗(yàn)比特的數(shù)數(shù)目，可將K個(gè)信息比特分成4個(gè)子塊，每個(gè)子塊的大小為K/4比特，將N-K個(gè)校驗(yàn)比特同樣分成4個(gè)子塊，每個(gè)子塊的大小為（N-K）/4比特，信道交織過(guò)程的的實(shí)現(xiàn)分為以下4個(gè)步驟：

（a）信息位的交織：將Turbo編碼輸出的信息碼數(shù)據(jù)寫(xiě)入矩陣存儲(chǔ)空間中，編碼器順序輸出信息數(shù)據(jù)的第一塊K/4比特到第一個(gè)子塊Bank1中，第二塊K/4比特到第二個(gè)子塊Bank2中，依次類推，可以看作把信息比特存入一個(gè)K/4行4列的矩陣，第1列代表Bank1子塊，第2列代表Bank2子塊，依次類推。進(jìn)行交織時(shí)每行的4個(gè)比特是同時(shí)讀出的。從存儲(chǔ)矩陣讀取數(shù)據(jù)時(shí)，從第0行開(kāi)始讀取，從第二次開(kāi)始每次讀取數(shù)據(jù)的時(shí)候行地址均加上一個(gè)偏置參數(shù)StepSize，這樣第一輪讀的行地址順序?yàn)椋?，StepSize，2*StepSize，…［K/4］-StepSize），當(dāng)讀了［K/4］/StepSize行之后，就讀到了矩陣存儲(chǔ)器的尾部，然后讀下一輪的行地址初始化為1，之后每次讀的時(shí)候行地址加上參數(shù)StepSize，當(dāng)讀了［K/4］/StepSize行之后又到了行尾，這樣第二輪讀的行地址順序?yàn)椋?， 1+StepSize，1+2*StepSize，…［K/4］-StepSize+1），然后以后讀取每輪結(jié)束，都對(duì)初始地址累計(jì)加1，依次類推，經(jīng)過(guò)StepSize輪之后全部行的數(shù)據(jù)都被讀出；

（b）校驗(yàn)碼交織：從Turbo編碼輸出校驗(yàn)bits的第一塊（N-K）/4bits到Bank1中，第二塊（N-K）/4bits到Bank2中，第三塊（N-K）/4bits到Bank3中，第四塊（N-K）/4bits到Bank4中，可以看作把校驗(yàn)bit存入一個(gè)（N-K）/4行4列的矩陣，第1列代表Bank1，第2列代表Bank2，類似信息位的設(shè)定。對(duì)于1/2碼率，校驗(yàn)bits的讀法與信息bits的讀法類似，不同的地方在于校驗(yàn)bits第一次讀從偏移參數(shù)offset定義的行開(kāi)始，步長(zhǎng)參數(shù)還是StepSize ，可定義T=（N-K）/4，第一輪讀出的行的順序?yàn)椋╫ffset， （offset+StepSize）mod T，（offset+2*StepSize） mod T， …（TStepSize+offset） mod T），然后第二輪行初始值加1，再重復(fù)讀取StepSize-1輪，經(jīng)過(guò)共StepSize輪，每輪讀出了T/StepSize行數(shù)據(jù)，一共讀出T行數(shù)據(jù)。對(duì)于16/18碼率，與1/2碼率不同之處在于，每輪讀完不用初始化行初始值為上一次初始化值加1，而是從開(kāi)始就持續(xù)的讀（offset， （offset+StepSize） mod T， （offset+2*StepSize）mod T，…），一直到T行讀完。信道交織用到的參數(shù)如表1定義；

圖2　信道交織/解交織設(shè)計(jì)框圖

表1　信道交織參數(shù)

（c）信息碼和校驗(yàn)碼之間的交織： 對(duì)于1/2碼率，輸出的前4比特為信息碼，接著4比特為校驗(yàn)碼，以此類推。對(duì)于16/18碼率，首先是3個(gè)4bits的信息bits，然后是4bits校驗(yàn)bits，最后是5個(gè)4bits信息bits，重復(fù)這一模式；

（d）半字節(jié)移位：半字節(jié)移位以4比特為單位進(jìn)行移位，不論信息比特還是校驗(yàn)比特，每2個(gè)半字節(jié)調(diào)整一次順序，規(guī)則如表2所示。

表2　半字節(jié)移位

上圖中b0表示bit來(lái)自信息或者校驗(yàn)bits的Bank1，b1表示bit來(lái)自信息或者校驗(yàn)bits的Bank2，b2表示bit來(lái)自信息或者校驗(yàn)bits的Bank3，b3表示bit來(lái)自信息或者校驗(yàn)bits的Bank4。比特串行輸出時(shí)，4bits中最左邊的bit先輸出，從左向右。當(dāng)輸出半字節(jié)序號(hào)為9時(shí)，重新從1開(kāi)始繼續(xù)循環(huán)進(jìn)行半字節(jié)比特移位，直至完成所有輸出碼。

信道交織/解交織器RTL設(shè)計(jì)

設(shè)計(jì)采用兩塊3bit位寬，深度為4160的RAM分別進(jìn)行發(fā)送/接收數(shù)據(jù)信息位/校驗(yàn)位的暫時(shí)存儲(chǔ)。當(dāng)工作在發(fā)射機(jī)狀態(tài)時(shí)，本設(shè)計(jì)作為信道交織器工作，當(dāng)工作在接收機(jī)狀態(tài)時(shí)，本設(shè)計(jì)作為解交織器工作。圖2為設(shè)計(jì)框圖。

然后利用ModelSim仿真軟件進(jìn)行DC綜合前的RTL仿真，進(jìn)行DC綜合然后利用DC綜合生成的netlist網(wǎng)表進(jìn)行仿真，驗(yàn)證仿真結(jié)果與Matlab建模處理的結(jié)果。可以得出網(wǎng)表仿真結(jié)果與RTL前仿結(jié)果功能一致。說(shuō)明信道交織/解交織器RTL設(shè)計(jì)功能驗(yàn)證通過(guò)。

結(jié)語(yǔ)

本文在參考了電力線載波通信協(xié)議HomePlug AV 1.0的基礎(chǔ)上，針對(duì)課題項(xiàng)目需要設(shè)計(jì)的一種應(yīng)用于載波通信SOC的信道交織/解交織器，經(jīng)過(guò)RTL設(shè)計(jì)與ModelSim仿真，初步驗(yàn)證功能和時(shí)序的正確性，通過(guò)采用SMIC 55nm工藝和Synopsys綜合工具DC綜合后的網(wǎng)表仿真，進(jìn)一步驗(yàn)證了設(shè)計(jì)的正確性。設(shè)計(jì)過(guò)程中，采用RAM和其他相關(guān)電路資源共享的形式設(shè)計(jì)信道交織器和信道解交織器，在符合項(xiàng)目中信道交織/解交織模塊在不同工作狀態(tài)下的功能和速度要求的同時(shí)減小了資源消耗。為進(jìn)一步的研究設(shè)計(jì)工作奠定了基礎(chǔ)。

10.3969/j.issn.1001- 8972.2016.18.014