某型多調制方式低相噪毫米波頻率源設計*

陳昌明，黃剛

（成都信息工程大學通信工程學院，成都610225）

某型多調制方式低相噪毫米波頻率源設計*

陳昌明*，黃剛

（成都信息工程大學通信工程學院，成都610225）

介紹了一種低相噪、多調制方式毫米波頻率源方案，采用直接數字頻率合成（DDS）+鎖相環（PLL）技術，通過引入FPGA解決了同時產生多調制編碼單元的難題。詳細分析了數字調制編碼單元，給出了軟件控制流程、m序列Modelsim仿真結果以及環路濾波器設計參數。實測結果表明，調制信號中心頻率30 GHz，輸出功率大于4 dBm，相位噪聲優于-100 dBc/Hz@100 kHz。關鍵詞：多調制；直接數字頻率合成（DDS）；鎖相環（PLL）；FPGA

雖然4G網絡在全球還處于普及期，但是5G網絡已經開始布局，2015年4月23日，工信部、發展改革委、科技部共同支持成立IMT-2020（5G）推進組，作為5G推進工作的平臺；中國通信業巨頭華為將為2018年俄羅斯世界杯足球賽建設5G實驗網，其通信速率將達到10 Gbit/s；韓國三星電子在2014年研發出用于5G網絡的實驗性通信系統，其工作于28 GHz毫米波頻段，數據速率為7.5 Gbit/s。毫米波頻率源作為現代通信系統核心部件之一［1-4］，其性能好壞對整個通信鏈路起著至關重要的作用，其中頻率源調制方式對系統關鍵指標相位噪聲、頻率穩定度、數據速率以及頻譜純度等有著重要影響。而目前研制的頻率源調制方式較為單一，無法滿足4G、5G網絡下超高速、大容量以及高速數據率傳輸等要求。基于此，本文以毫米波通信系統為應用背景，采用DDS+PLL技術，通過引入FPGA，利用其豐富的邏輯單元來解決同時產生多種調制方式編碼單元的難題，設計了一種低相噪、可用于毫米波通信系統的多調制方式頻率源。

1　系統方案設計

系統主要指標如表1所示。

表1　系統主要指標

結合毫米波頻率源設計指標要求，通過對系統和頻率點的精確規劃，系統設計方案如圖1所示。主要由數字電路，微波電路和毫米波電路3部分組成，其中數字調制編碼單元作為系統的核心，包括線性調頻（LFM）編碼單元，QPSK調制的Gold編碼和跳頻的m序列發生器。微波電路部分由DDS、PLL、環路濾波器、VCO和放大器組成，毫米波電路包括倍頻器、濾波器和放大器等部分。其中FPGA芯片選用Altera公司的Cyclone II EP2C35F672C6，其邏輯單元數為33 216個，DDS芯片選用ADI公司的AD9910，鎖相環芯片采用HMC704LP4，毫米波電路選用MMIC，有利于減小系統體積，降低功耗。多調制方式頻率源是在單一調制方式基礎上改進的一種新型頻率合成器，其關鍵技術是數字調制編碼單元，由于其需要實現多種調制方式，在時序設計、邏輯單元以及系統時鐘上有特殊要求，因此通過引入FP? GA可以很好的解決這個難題。文中充分利用FP?GA功耗低、速度快、邏輯資源豐富等優勢，設計了用于LFM調制方式的LFM碼發生器、QPSK調制的Gold碼發生器和FH調制方式的m序列發生器，然后通過開關選擇具體的某一種調制編碼控制AD9910輸出相應的參考信號。其中LFM方式時DDS輸出100 MHz參考信號，QPSK調制方式時輸出100 MHz QPSK信號，跳頻調制時DDS輸出頻率為74 MHz～76 MHz，步進10 kHz的跳頻信號。參考信號通過PLL實現第一次頻譜搬移，輸出7.5 GHz信號，與倍頻相比有效的降低了系統相位噪聲，避免了相噪的惡化，最后微波信號通過毫米波倍頻器、微帶濾波器和放大器輸出毫米波調制信號。

圖1　系統設計方案圖

1.1數字調制編碼單元及軟件設計

LFM信號需要保證頻率具有雙向線性掃頻功能而信號相位、幅度不發生改變，應當使用數字斜坡（DRG）模式來實現設計。DRG模式下需要FPGA配置的參數包括起始頻率、頻率步進、斜坡上升/下降斜率以及調諧方向，由兩個64 bit寄存器DIGI?TAL_RAMP_LIMIT、DIGITAL_RAMP_STEP和一個32 bit寄存器DIGITAL_RAMP_RATE來實現，向相應寄存器寫入的十六進制參數值為DIGITAL_ RAMP_LIMIT=64'h2147_AF14_1C28_F533、DIGI?TAL_RAMP_STEP=64′h0000_0000_000D_1C71以及DIGITAL_RAMP_RATE=32'h0000_B350，實現了頻率步進0.1 MHz和斜坡上升/下降斜率300 μs的LFM信號輸出，其軟件編碼及控制流程如圖2所示。DRG模式下實現線性掃頻，為保證系統掃頻方式更加靈活，可以輸出多種調制波形，需要引入No-dwell非駐留斜坡發生器［5-7］，用于控制系統掃頻方式，它包括兩個32位功能寄存器，分別是CFR1和CFR2，其配置的十六進制參數值為CFR1=32′h014C_0420和CFR2=32'h1F3F_C000。當No-dwell不使能時，DRG輸出達到編程設定的上限或下限值時，如果工作狀態不改變，DRG會一直保持該限值輸出；當No-dwell使能時，DRG輸出達到上限或下限值時，DRG會立即自動跳到下限或上限值，而不是以斜坡方式返回，這樣有利于保證系統輸出的LFM信號脈內具有好的線性度。

圖2　LFM編碼及控制流程

為緩解頻譜資源緊張，增強系統安全保密性和可靠性，跳頻（FH）和QPSK調制均采用基于m序列的偽碼發生器作為其編碼核心單元。m序列即最長線性移位寄存器，它由移位寄存器通過線性反饋疊加后形成，具有好的均衡性和偽隨機性，能夠有效地減小調制后信號產生的載漏，使信號更加隱蔽而不易被截獲。m序列多項式為［8-9］

生成函數g（x）表達式為

則生成函數g（x）和序列多項式G（x）的關系為G （x）=g（x）/f（x），其中f（x）為m序列特征多項式，r為移位寄存器級數，由此可以推導出m序列反饋系數。

結合系統頻點和相位設計要求，偽碼發生器采用5級線性移位寄存器實現，其特征多項式f（x）= x5+x2+1，初始值為00011，因此通過5階線性移位寄存器后m序列輸出為100011111001101…。采用Verilog語言編寫m序列發生器部分代碼如下所示。

always@（posedge clk_in）begin

if（！rst_n）begin

//系統復位，設置初始值為00011

Shift_register<=5'b00011；

end

elsebegin

//移位寄存器實現反饋疊加運算Shift_register［4］<= Shift_register［3］^Shift_register［0］；

//線性移位寄存器輸并行輸出

m_code_out_Parallel<=｛Shift_register［4］，Shift_register ［3：0］｝；

end

//m序列串行輸出

assign m_code_out_Serial=Shift_register［0］；……

基于Modelsim m序列偽碼發生器仿真結果如圖3所示，與理論分析完全吻合。

圖3　m序列偽碼發生器仿真結果

跳頻點設計值為74 MHz～76 MHz，步進10 kHz，跳頻轉換時間8 μs，相應功能寄存器值為Add_Data3_ tmp_0=72′h0E_08B5_0000_0C47_C30D、Add_Da?ta3_tmp_1=72′h0F_08B5_0000_0C48_6AD3。QPSK調制時相位跳變為45°、135°、225°315°、90°、270°和180°，信號頻率和幅度保持不變，其相應功能寄存器設計參數值為Data3_QPSK_0=72′h0E_08B5_2000_ 1999_999A、Data3_QPSK_1=72′h0F_08B5_6000_ 1999_999A……。

1.2環路濾波器設計

系統設計難點在于3種調制方式共用一個信號通道，其中PLL環路濾波器是設計的關鍵，對3種調制信號既要兼顧FH調制跳頻時間要求又要滿足QPSK調制時對數據率以及系統相位噪聲要求。綜合考慮設計指標，環路濾波器帶寬設計為200 kHz，相位裕度59°，這樣既能有效濾除了鑒相器本身輸出的噪聲和載頻分量噪聲，又能使環路建立起穩定的環路動態特性［10-12］。由于HMC704LP4最大輸出電壓為5 V，所以需采用有源環路濾波器來實現設計，這里選用低相噪高速運算放大器THS4031CD，其電壓噪聲為1.6壓控振蕩器選用HMC507LP5E。四階有源環路濾波器如圖4所示。

2　系統測試結果與分析

系統微波電路部分采用ROGERS 4350B（介電常數3.66，厚度0.508 mm）板材，為達到較好電磁屏蔽效果，減小相互串擾，采用金屬屏蔽盒實現電路間互相隔離。由于屏蔽盒存在諧振效應，容易引起電路部分能量被吸收從而產生衰減尖峰，因此在使用HFSS設計腔體時，應當使其諧振頻率遠離工作頻段。鎖相環部分實物如圖5所示。

采用Agilent N9030A PXA信號分析儀對系統多調制方式毫米波頻率源測試結果如表2所示。

圖4　有源環路濾波器

圖5　鎖相環實物圖

表2　系統測試結果

圖6～圖9分別為LFM、FH和QPSK調制信號測試圖及30 GHz載波處相位噪聲測試圖。實測結果表明，滿足設計指標要求，但是存在一定誤差，分析主要原因是電源和數字電路干擾以及濾波器加工尺寸誤差所引起。

圖6　LFM調制信號測試圖

圖7　FH調制信號測試圖

圖8　QPSK調制信號測試圖

圖9　30GHz載波處相位噪聲測試圖

表3中給出了本文研究成果與國內外部分文獻指標的對比情況。

表3　本文研究成果與國內外研究指標對比

3　結束語

本文以毫米波通信系統為背景，設計了一種可用于4G、5G網絡的多調制、低相噪毫米波頻率源，采用DDS+PLL方案，同時兼備了DDS高分辨率、低相位噪聲和PLL輸出頻率高、雜散性能優異等優點。系統中三種調制信號共用一個信號通道有效降低系統成本和調試難度，同時也減小了系統體積，利于小型化和低功耗，對其它頻率源設計具有一定實際參考價值。

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陳昌明（1971-），男，漢族，四川安縣人，教授，主要研究方向為射頻、微波/毫米波電路與系統；

黃剛（1989-），男，漢族，四川資陽人，碩士研究生，主要研究方向為射頻、微波/毫米波電路與系統，326052253@qq.com。

Design of a Multi-Modulation Millimeter Wave Frequency Source with Low Phase Noise Performance*

CHEN Changming*，HUANG Gang
（College of Communication Engineering，Chengdu University of Information Technology，Chengdu 610225，China）

The method of multi-modulation millimeter wave frequency source with low phase noise performance is introduced.DDS and PLL technology as system design and the problem of multi-modulation was solved by FPGA. The digital modulation coding unit was analyzed.The software control process，m sequence of Modelsim simulation results and loop filter design parameter have been presented.The measured results show that modulation signal fre?quency center at 30 GHz，output power greater than 4 dBm and phase noise level is better than-100 dBc/Hz at 100 kHz offset frequency.

multi-modulation；DDS；PLL；FPGA

TN74

A

1005-9490（2016）02-0344-06

EEACC：130010.3969/j.issn.1005-9490.2016.02.020

項目來源：四川省教育廳重點項目（13ZA0087）

2015-05-24修改日期：2015-07-02