基于FPGA的彈載數模混合采集存儲系統設計*

黃玉崗，秦　麗，李　杰，張　波，杜思遠

（中北大學電子測試技術重點實驗室，太原，030051）

基于FPGA的彈載數模混合采集存儲系統設計*

黃玉崗，秦麗，李杰*，張波，杜思遠

（中北大學電子測試技術重點實驗室，太原，030051）

針對彈載試驗過程中傳感器輸出方式的不同，設計了一種基于FPGA的彈載數模混合采集存儲系統。系統選用Spartan-II系列的XC2S100作為核心處理器，采用16 bit的高精度A/D轉換芯片ADS8365實現模數轉換。FPGA控制將傳感器輸出的數字量和模擬量采集編碼后存儲到固態存儲器FLASH中，最后，為了模擬系統在飛行過程中的狀態，將系統放置在三軸位置速率搖擺溫控轉臺上進行驗證，試驗結果證明，所設計的數模混合采集存儲系統正確可靠，具有一定的工程應用價值。

信息采集；信息存儲；FPGA；ADS8365；FLASH

當前使用的絕大多數常規炮彈尚未采用制導控制，命中率相對較低，將微慣性測量系統用于常規彈上進行慣性制導與控制，可極大地提高炮彈的命中率［1-2］。常規武器的飛行試驗對于驗證提升武器性能有著十分重要的作用，為了掌握炮彈在飛行過程中的位置、速度和姿態等導航參數，對炮彈飛行試驗過程中的加速度、角速率和振動等動態參量進行采集存儲是必不可少的部分。數據采集的過程就是將被測對象的物理量、化學量、生物量等參數，通過敏感元件作適當轉換后，再經過調理、采樣、量化、編碼及傳輸等步驟，傳送到控制器進行處理或存儲的過程［3-4］。為了采集所需的動態參量，需要在炮彈上加裝各種測試用的信號傳感器，不同的傳感器輸出方式不同，為了將不同的動態參量同步實時的記錄下來，本文設計了基于FPGA的彈載數模混合采集存儲系統，可以將實驗過程中的動態參量進行采集、存儲。等試驗結束后，回收彈載固態存儲器，用地面測試設備將存儲器中的數據回讀到上位機分析處理，評估驗證炮彈的飛行質量［5］。

1　系統設計方案和模塊設計

系統設計目標主要為了實現彈載試驗過程中，對不同輸出方式的傳感器進行同步采集存儲，主要由電源模塊、信號調理模塊、數據采集模塊和FLASH存儲模塊構成。系統以FPGA作為主控單元，實現對整個系統的邏輯控制，主要有：時鐘的產生、控制模擬量采集、控制數字量采集及控制彈載固態存儲器FLASH的讀寫等［6］。FPGA通過控制16 bit高精度的模數轉換芯片ADS8365對三路加速度傳感器MSA6000的輸出信號進行采樣，并將模擬量轉換成數字量；同時，控制三路數字陀螺儀MSG7000D輸出的數字信號進行同步采樣。最后，FPGA將采集回來的數據編幀存儲到固態存儲器FLASH中，便于事后對數據的分析和處理。

圖1　系統總體設計框圖

2　系統硬件電路設計

2.1電源模塊

考慮到彈體內部空間狹小及測試環境的惡劣，系統選擇高密度、抗過載能力強、放電電壓穩定的7.4 V 600 mAh的鋰電池進行供電。為了保證系統可以正常工作兩個小時，系統內部選擇高集成度、低功耗的器件。FPGA的內核電壓為2.5 V，I/O口參考電壓為3.3 V；傳感器、模數轉換芯片及FLASH芯片工作電壓均為5 V。采用TI公司低壓差、高功率的線性穩壓電源REG104-5，將7.4 V鋰電池供電轉換成標準的5 V電壓；采用美信公司生產的雙通道、低噪聲、低壓差的電源轉換芯片MAX8882EUTAQ將5 V電壓轉換為3.3 V和2.5 V。兩個電源轉換芯片配合使用，可以滿足系統的供電。

圖2　系統供電模塊

2.2信號調理模塊

考慮到彈載試驗過程中測試環境的惡劣，需要對系統中的信號進行調理。本文選擇兩級調理，首先在傳感器輸出端對輸出的信號進行了調理；另外，在采集電路前端選擇TI公司的高輸入阻抗、高增益帶寬、低噪聲的Rail To Rail的高性能運放OPA4340作為前置放大器。采集前端信號調理電路如圖3所示。

圖3　采集前端信號調理電路

2.3FPGA控制數字量采集模塊

系統選用的陀螺MSG7000D是中電13所采用國際先進的MEMS芯片和ASIC電路集成方案生產的具有SPI數字輸出的角速率陀螺儀。SPI數字輸出接口通用性好，除了能進行角速度信息輸出之外，還具備自檢測狀態、溫度信號和參考電位的實時輸出［7］。該陀螺具有高可靠性，抗振動和抗沖擊效果好，可以滿足彈載惡劣的測試環境。

SPI（串行外設接口總線）是Motorola公司推出的一種同步串行外設接口，具有同步、串行、全雙工、非即插即用、一主多從等特點［8］。

圖4　FPGA控制陀螺采集電路

系統中FPGA作為主機，三個軸向上的陀螺作為從機。FPGA產生串行時鐘SCLK、主機輸出控制信號MOSI以及控制從器件片選信號CS來控制三個軸向的陀螺正常工作。三個軸向的陀螺輸出的數字信號MISOX、MISOY、MISOZ直接傳輸到主機FPGA內部進行處理。

2.4FPGA控制模擬量采集模塊

系統中模擬信息由中電13所設計的超小體積的高精度慣性加速度傳感器MSA600輸出，選用TI公司生產的高速、低功耗、16 bit高精度同步采樣芯片ADS8365作為模數轉換芯片。該芯片具有6個模擬輸入通道，分為A、B和C三通道組，FPGA可以通過控制通道使能信號HOLDA、HOLDB和HOLDC三個保持信號來控制通道組轉換。同時，FPGA產生CLK、RD、WR、ADD等信號控制ADS8365的正常轉換。當AD模塊轉換完成后，EOC引腳將輸出保持半個時鐘周期低電平信號，以便FPGA對轉換的數據讀取和處理。FPGA通過BYTE和ADD信號設置AD模塊的輸出格式為字節輸出，先輸出低八位的數據，再輸出高八位的數據。

圖5　FPGA控制ADS8365轉換電路

2.5Flash存儲模塊

為了保證系統能夠完整的記錄到炮彈在整個測試中的試驗數據，本設計選用SAMSUNG公司的NAND型K9K8G08U0E芯片為彈載固態存儲器。

圖6　FLASH存儲模塊設計

該芯片具有 8448 Mbit的大容量存儲空間，還具有體積小、功耗低、讀寫速度快、數據不易丟失的特點。并且該芯片以頁為單位進行讀寫操作，以塊為單位進行擦除操作；命令、數據、地址復用同一總線，對于存儲的數據具有硬件數據保護功能。存儲模塊中FPGA以50 MHz的時鐘，實現對FLASH的讀寫、擦除和FIFO的讀寫操作。

3　系統軟件設計

3.1系統軟件總體設計

系統以FPGA為主控單元，FPGA內部的軟件設計主要包括數據采集模塊、FIFO緩存模塊、存儲模塊。系統軟件總體設計如圖7所示。

圖7　系統軟件總體設計

3.2采集模塊軟件設計

3.2.1模擬信息采集

系統只需要采集三路模擬信號，而ADS8365有六個模擬通道，本設計選用前三個通道進行加速度傳感器模擬量的采集。系統上電后FPGA通過AD_RESET信號完成對ADS8365的初始化，然后FPGA給ADS8365發送啟動轉換控制信號，每個轉換周期內，FPGA向HOLDA和HOLDB端提供一個高電平轉換信號，AD開始一次轉換。三個通道轉換完成后，EOC信號輸出半個周期的低電平，通知FPGA可以進行數據讀取，此時，FPGA控制AD的片選信號置低，在讀信號有效時，根據地址控制線分別將三個通道的數據讀入到FPGA內部的緩存中，完成一次完整的數據轉換。然后AD等待FPGA給下一次啟動轉換信號，如此循環實現數據的實時采集。地址控制模式選擇見表1。

表1　地址控制模式選擇

三路模擬信息在FPGA控制下完成模數轉換并采集的流程圖如圖8所示。

圖8　模擬采集模塊流程圖

3.2.2數字信息采集

在數字采集部分中，FPGA作為主器件，三個軸線上的數字陀螺MSG7000D工作于SPI通信的從模式下。在通信過程中，片選信號應保持低電平，MOSI和MISO管腳的數據在SCLK的下降沿進行更新同步，而主機和從機的數據采樣同步發生在SLCK的上升沿。系統正常工作時，FPGA通過MOSI端口將命令字（OX500000000）寫入到陀螺中，當陀螺接收到指令后，通過MISOX端口向主器件FPGA輸出陀螺敏感到的角速率信息。然后FPGA將接收到的陀螺的信息進行存儲［9］。SPI總線控制時序如圖9所示。

圖9　SPI總線控制時序圖

3.3數據緩存模塊FIFO設計

由于傳感器的輸出方式不同，數據轉換傳輸的時間就不會嚴格一致，而在慣性導航制導系統中，對數據同步的要求比較嚴格，因此，需要采用具有同時進行讀寫能力的存儲單元來實現數據的緩存，保證采集數據同步、實時、連續的采集存儲。本系統選用Spartan-II系列的XC2S100芯片內部有10個容量為4 kbit的Block RAM，每個都可以進行獨立控制。本設計利用FPGA內部的RAM開辟了一個位寬8 bit深度1 kbit的緩存空間［10-11］。FPGA內部 FIFO模塊設計如圖 10所示。

圖10　FPGA內部FIFO模塊設計

3.4存儲模塊軟件設計

為了實現系統在炮彈整個測試過程中的試驗數據記錄，設計中選擇硬件描述語言實現指令時序狀態的轉換，完成對彈載固態存儲器的頁讀寫、塊擦除的程序設計。當R/B信號為低電平時，將命令字0x80H和目標地址加載到芯片中，然后外部控制將一頁數據按順序加載到FLASH中，同時在數據加載完成后將結束命令字 0x10H寫入，FLASH內部自動編程階段。在芯片內部電路控制下，頁寄存器中的數據將會寫入到存儲陣列的目標地址中，此時數據寫入完畢，同時，R/B信號再次回歸高電平狀態。

圖11　FLASH頁編程的時序圖

根據FLASH頁編程的時序圖如圖11所示，設計系統存儲模塊的流程框圖如圖12所示。

圖12　系統存儲模塊的流程框圖

4　試驗驗證

為驗證所設計系統的可靠性和正確性，以及能否實現模擬信號和數字信號的同步采樣，并將數據完整的存儲到彈載固態存儲器FLASH中。利用三軸位置速率搖擺溫控轉臺將彈載模數混合采集系統安裝在轉臺中框平面上。系統上電待慣性傳感器輸出穩定后，分別以每個陀螺敏感軸為主軸，設置轉臺速率為（±300°/s、±200°/s、±100°/s、0°/s），每個轉速穩定采集30 s；然后再分別以每個加計敏感軸為主軸，設置轉臺使加計敏感輸出分別處于（+1 gn、0 gn、-1 gn、0 gn）狀態，每個狀態穩定采集30 s。待所有組態完成后，下電，然后利用上位機軟件，對FLASH中存儲的數據進行回讀、分離等處理。其中，FPGA對采集的數據按幀格式編幀存儲到FLASH中［12］，幀格式如表2所示。

表2　采集數據幀格式

通過地面測試臺，將彈載固態存儲器中的原始數據回讀到上位機中，顯示部分截取的結果如圖13所示，第1列、第2列為數據的幀頭，第3列～第5列為三個字節的幀計數，第6列、第7列為系統采集第1通道加速度傳感器的數據，第8列、第9列和10，11列分別為第二通道和第三通道采集的數據；第12列～第15列為第1通道數字陀螺輸出的數據，第16列～第19列和第20列～第23列分別為第2通道和第3通道數字陀螺輸出的數據。對數據進行分析可知，幀頭并未錯位，幀計數連續遞增，因此，在采集過程中并未出現丟幀和錯幀的現象，說明了所設計的彈載模數混合采集存儲系統的完整性［13-14］。

圖13　系統采集傳感器輸出的原始數據

對圖14、圖15中的陀螺和加計的數據進行處理后，可知本系統可以連續、不間斷的對傳感器輸出的信息進行實時的采集存儲。對數據進一步處理得到表3陀螺敏感到的角速率值和表4加計實際敏感到的加速度值。通過實際輸出與設定輸入的對比，可以驗證所設計的數模混合采集系統的正確性和完整性。

圖14　三軸陀螺輸出角速率值

圖15　三軸加速度計輸出電壓

表3　數字陀螺敏感到的輸出結果

表4　加計敏感到的輸出結果　單位：gn

另外，為了模擬系統在彈載環境下的惡劣條件，對系統進行了沖擊可靠性驗證，首先將系統整體灌封在測試結構中，然后將結構固定在沖擊臺上，整個沖擊過程中對系統進行帶電操作，實時采集存儲傳感器信息，沖擊完成后，下電讀數及對數據進行分析處理。

圖16　系統在8 000 gn高沖擊環境下采樣圖

由于X軸向加速度計量程為±10 gn，沖擊過程中出現飽和，但系統沖擊完成后仍可以正常記錄數據。經驗證系統可以在8 000 gn的高沖擊環境下實時的采集存儲傳感器的輸出信息。

5　結論

本文設計了基于FPGA的彈載數模混合采集存儲系統，詳細介紹了FPGA控制模擬信號采集模塊、FPGA控制數字信號采集模塊、FIFO緩存模塊以及數據存儲模塊的設計。試驗驗證表明，該系統可以實現模擬信息和數字信息的同步采集，且存儲過程中數據存儲正確、可靠，具有一定的應用價值。

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黃玉崗（1988-），男，河北滄州人，現在中北大學讀碩士研究生，主要從事微系統集成、慣性測量方向的研究，hyg34217@ 163.com；

秦麗（1963-），女，教授，博士生導師，主要從事動態測試、微系統集成及可靠性方面的研究，主持和參與國家863、國防973、國家自然科學基金、山西省自然科學基金等多項科研項目，nucqinli@163.com；

李杰（1976-），男，教授，博士生導師。現在中北大學電子測試技術國家重點實驗室工作，目前的主要研究方向為微系統集成理論與技術、慣性感知與控制技術、組合導航理論、計算幾何及智能信息處理等，Lijie@nuc.edu.cn。

Design of the Missile-Borne Analog Digital Hybird Data Acquisition and Storage System Based on FPGA*

HUANG Yugang，QIN Li，LI Jie*，ZHANG Bo，DU Siyuan
（Science and Technology on Electronic Test and Measurement Laboratory，North University of China，Taiyuan 030051，China）

Considering the different methods of sensor output in the process of the missile test，we designed a missile data acquisition and storage system that collected mixed digital and analog signal based on FPGA.The system selected the Spartan-II series XC2S100 as the core processor and used 16-bit high precision A/D conversion chip ADS8365 to convert analog to digital.FPGA control the sensor output of digital and analog acquisition encoded to the solid-state FLASH memory.Finally，in order to simulate the state of the system in process of flight，we placed the system on the three axis position rate temperature control turntable for validation，it was verified that the design of the module of mixed collection storage system was accurate and reliable and has certain engineering application value.

Information acquisition；Information storage；FPGA；ADS8365；FLASH

TN108.7

A

1004-1699（2016）08-1210-07

EEACC：1265A10.3969/j.issn.1004-1699.2016.08.015

項目來源：國家自然科學基金項目（51575500）；山西省自然科學基金項目（2014011021-5）

2016-01-22修改日期：2016-04-11