鎖相環電路的環路濾波器特性的仿真研究

李超然

(韓山師范學院 計算機與信息工程學院，廣東 潮州 521041)

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鎖相環電路的環路濾波器特性的仿真研究

李超然

(韓山師范學院 計算機與信息工程學院，廣東 潮州 521041)

文章的主要目的是研究設計鎖相環中的環路濾波器,環路濾波器是鎖相環的一個基本組成部分，對鎖相環電路起著至關重要的作用。為了便于觀察所設計的環路濾波器的性能，文章使用仿真軟件對環路濾波器進行模擬與分析，以此來研究環路濾波器在鎖相環電路中的功能和作用，并對鎖相環領域未來研究的方向提供一些建議。

環路濾波器；鎖相環；電路模擬與分析

眾所周知，鎖相環是一種反饋控制系統，用以控制振蕩器恒定增益的相位角，同時輸入系統頻率的參考信號[1]。鎖相環電路當前主要應用于同步信號系統，比如比特同步系統和符號同步系統。鎖相環電路的通信信號通常穩定在一個特定的頻率，從而使信號的頻率可以被“鎖定”到一個恒定值，即為一個恒定的相位角[2]。一個常規的鎖相環模型如圖1所示。由于鎖相環也可以包含函數發生器和分頻器等功能部件，因此也可以應用在信號的調制與解調。

圖1　鎖相環模型框圖

圖1展示了鎖相環電路的結構組成，輸入信號的相位通過鑒相器、環路濾波器以及壓控振蕩器后，可以輸出具有穩定相位的信號。鎖相環電路在實驗中也經常得以應用，尤其在穩壓電路中，鎖相環可以固定系統的增益，實現穩壓的效果[3]。

鎖相環由于其穩壓特性，可以被廣泛應用于模擬電路和數字電路中。構成鎖相環的四個基本功能部件分別為：1.鑒相器2.環路濾波器3.壓控制振蕩器4.反饋路徑。本文只針對環路濾波器的鎖相環電路進行分析與研究，其它三個功能器暫不展開討論。

1　環路濾波器的設計

環路濾波器是鎖相環電路中的一個低通濾波器，電路中的高頻成分通過環路濾波器后將被過濾掉。如果沒有環路濾波器的存在，那么高頻分量將會流進電壓控制振蕩器(VCO)，從而影響VCO對整個系統電壓的控制和輸出，導致鎖相環電路的振蕩，因此，環路濾波器對保持鎖相環電路的穩定運行非常重要。由于環路濾波器的主要目的是保證電路的穩定性，消除電路中多余的高頻信號成分，避免不需要的高頻分量流入電壓控制振蕩器，因此，環路濾波器也稱為低通濾波器。環路濾波器的第二個功能是控制鑒相器中輸出頻率的能量，并將其作為電壓控制振蕩器的輸入電壓[4]。

雖然環路濾波器有上述重要功能，在實際應用中也會遇到一些問題。由于系統帶寬的不斷增加，環路濾波器的負荷會逐漸加大，導致其保持整個電路穩定性能下降，具體表現在：由于環路濾波器的運行速度的逐漸減慢，導致系統恢復穩定的時間會逐步增加。因此，在實際設計鎖相環電路中，必須在系統運行速度和系統穩定性之間找到一個關鍵的平衡點。針對上述問題設計出的環路濾波器稱為超前-滯后濾波器，其簡易電路如圖2所示：

圖2　超前-滯后濾波器簡易電路圖

圖2所示是此類濾波器的二階形式，稱為二階環路濾波器，由于其電路構成是電阻和電容的串并聯形式，該濾波器也被稱為RC低通濾波器。此類濾波器通過在電路中加入電容，以此來提高系統運行速度，同時這種濾波器通過電阻和電容的串并聯形式，實現電路的降壓和分流，從而減輕環路濾波器的工作負荷，提高電路的穩定性，使環路濾波器的使用壽命得以延長。該濾波器的傳遞函數如下[5]：

(1)

式(1)中的s為拉普拉斯變換中的變量，在傅里葉變換中，s可由“jw”代替。從式(1)的傳遞函數中可以看出該系統有一個極點和一個零點，分別如下：

極點:

(2)

零點:

(3)

從式(2)和式(3)可以看出，此類濾波器的二階形式只有一個極點和一個零點，因此該系統較為穩定，不容易出現系統的振蕩[6]。然而，隨著該類濾波器階數的增加，其結構復雜度也逐漸增加，系統的穩定性逐漸降低。該濾波器的高階形式通常結構復雜，其傳遞函數是由多個二階因式組合而成。為了確保高階濾波器的穩定性，需要將高階濾波器分解成若干個二階濾波器。因此，設計高階濾波器的基本原理就是將高階傳遞函數逐步分解成多個二階因式，從而得出基本二階電路的組成形式，再將所有二階電路進行串聯即可得到高階濾波器。高階濾波器能提供更大的滾降率，對于高頻信號的過濾效果更加顯著[7]。

2　二階環路濾波器的模擬仿真

為了更好研究超前-滯后濾波器的性能，借助系統仿真軟件Topspice，對環路濾波器進行模擬仿真，將設計出的二階環路濾波器搭載于鎖相環電路中，觀察電路具體表現從而分析出環路濾波器在電路中的功能和作用。仿真所用電路圖如圖3所示[8]：

圖3　仿真電路圖

在仿真電路中，環路濾波器部分為圖4所示：

圖4　環路濾波器仿真電路

如圖4所示，環路濾波器的電路設計中有個支路是濾出的雜波部分(ERROR)，該支路接入鎖相環電路后，通過仿真可以展示電路濾波后雜波電壓的變化，從而可以觀察電路的濾波效果。同時，應確保電路可以成功地過濾掉高頻成分，并提供壓控振蕩器的控制電壓。這也表明壓控振蕩器乃至整個鎖相環電路的性能在很大程度上取決于環路濾波器[9]。為了顯示環路濾波器的作用，將仿真電路分為了兩組：一組是加入環路濾波器的電路，另一組是未加入環路濾波器的電路。同時，將電路的雜波部分(圖4中的“ERROR”支路)接入電路進行仿真，仿真結果如圖5和圖6所示：

圖5和圖6描繪了電路的雜波電壓(V(ERROR))隨著時間(TIME)的變化趨勢，從圖5可以看出，當鎖相環電路中加入所設計的環路濾波器后，由于環路濾波器很好地過濾了電路中的高頻雜波，較未加入環路濾波器的電路而言，雜波電壓較小，其電壓變化區間為(0.8～1.4 v)，且基本穩定在1.0 v左右；而從圖6可以看出，由于電路中沒有加入環路濾波器，電路仿真運行后，其雜波電壓振蕩頻繁,從圖6中可以看出其電壓變化區間為(0.4～2.0 v),說明整個電路的雜波電壓變化較大，電路運行較不穩定。因此，未加入環路濾波器的仿真結果明顯不如加入環路濾波器的仿真結果。

從仿真結果中也可以看出，在加入環路濾波器后，電路中的雜波電壓依然無法趨于恒定值，因此鎖相環的相位角并未達到一個穩定值。在實踐應用中，為了電路循環使用的需要，也必須變換相位角。當環路濾波器具有較高的截止頻率，調諧電壓會迅速改變，從而導致相位角不會穩定在一個恒定的角度。因此在設計過程中，應當關注過高的截止頻率，避免其通過環路濾波器流向電壓振蕩器。即當設計一個環路濾波器時，應當確保所有不需要的頻率都被環路濾波器過濾掉[10]。

文章介紹了鎖相環電路中環路濾波器的功能和應用，研究了環路濾波器的基本原理，指出了環路濾波器設計的關鍵因素是要維持“提高系統速度”和“保持系統穩定性”兩者之間的平衡，并研究設計出基于以上原理的階次環路濾波器，同時通過電路的模擬仿真展示了所設計的環路濾波器對鎖相環電路良好的濾波效果。鎖相環電路未來的研究方向應著重于如何提高轉化頻率的效率。同時，研究設計更高效的高階環路濾波器以及高頻雜波的回收利用問題也會是今后鎖相環電路領域工作的方向。

[1]Zahir M Hussain, Saleh R, Al-Araji,etal. Digital phase lock loops: Architectures and Applications[M]. Dordrecht: Springer, 2006.

[2]William F, Egan. Phase-Lock Basics[M]. New York: Wiley, 1998.

[3]Zhang Juesheng, Zheng Jiyu, Wan Xinping. Phase lock technique. 1994.

[4]Roberto Pelliconi, David Iezzi, Andrea Baroni,etal. Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology[J]. IEEE Journal of Solid-State Circuits, 2003.

[5]Ye Sheng, Jansson L, Galton I. A multiple-crystal interface PLL with VCO realignment to reduce phase noise[J]. IEEE Journal of Solid-State Circuits, 2002.

[6]Stensby, John L. Phase-locked Loops: Theory and Applications[J]. Boca Raton: CRC, 1997.

[7]Fouzar Y, Sawan M. A New Full Integrated CMOS Phase-Locked Loop with Low Jitter and Fast Lock Time[J]. IEEE International Symposium on Circuits Systems, May 28-31, 2000.

[8]Best, Roland E. Phase-locked Loops: Design, Simulation, and Applications[C]. New York: McGraw Hill, 1997.

[9]Bianchi, Giovanni. Phase-locked Loop Synthesizer Simulation[C]. New York: McGraw-Hill, 2005.

[10]Dean Banerjee. PLL Performance, Simulation, and Design[M]. National Semiconductor 1998.

責任編輯王菊平

Research and design of loop filter based on Phase Locked Circuit

LI Chao-ran

(College of Computer and Information Engineering, Hanshan Normal University, Chaozhou 521041, Guangdong, China)

Phase Locked Circuit (PLL) is a feedback circuit to make the internal clock synchronous with external clock in phases. In a computer data collection system, PLL is a very useful synchronous technology, because PLL enables different data collection boards to share one sample clock. The main purpose of this paper is to analyze the design of a loop filter in a PLL model. The loop filter, one of the fundamental parts in PLL, is important for its function and performance. To observe the performance of the designed loop filter in PLL, a simulation software is applied for simulation and analysis. Application of PLL is also introduced in this paper, and some suggestions for future research of PLL are also provided.

loop filter; phase locked loop; circuit simulation and analysis

TP331;TN713

A

1003-8078(2016)03-0080-04

2015-10-28

10.3969/j.issn.1003-8078.2016.03.20

李超然，男，廣東潮州人，助教，碩士，主要研究方向為計算機硬件理論、傳感器的研究與開發。