一種帶埋層的新型結終端技術

周 嶸，張玉蒙，李澤宏，熊景枝，張金平

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一種帶埋層的新型結終端技術

周 嶸1，張玉蒙2，李澤宏2，熊景枝2，張金平2

（1. 中國振華集團永光電子有限公司, 貴州 貴陽 550018；2. 電子科技大學 電子薄膜與集成器件國家重點實驗室,四川 成都 610054）

在高壓功率器件領域，常規的場限環技術由于環的個數較多, 占用芯片面積較大，導致終端的效率很低。為了改善這一缺點, 提出了一種帶P–埋層的新型高壓終端技術，有效降低了主結邊緣處的電場集中，提高了擊穿電壓。仿真結果表明，該結構的擊穿電壓達到3 439 V，終端的長度為1000μm，較常規的場限環結構1 500 μm（英飛凌公司3 300 V產品）節省了近30%的終端面積。

電場；擊穿電壓；終端技術；場限環；P–埋層；終端寬度

功率器件阻斷高壓的能力主要取決于器件結構中特定PN結的反偏擊穿電壓[1]。在功率器件中, 受PN 結彎曲或PN 結終止處表面非理想因素的影響，反偏PN結擊穿電壓又受限于發生在表面附近或結彎曲處局部區域相對于體內平行平面結提前出現的擊穿現象。結終端就是為了減小局部電場，提高表面擊穿電壓及可靠性，使器件實際擊穿電壓更接近平行平面結理想值而專門設計的特殊結構。場限環技術是目前功率器件中最為普遍采用的一種終端技術之一[2]。它的工藝非常簡單，可以與主結一起擴散形成，無需增加工藝步驟。主結與場限環的間距、結深、環的寬度及環的個數都會影響到擊穿電壓的大小。如果間距選取合適，使得主結與環結的電場強度同時達到臨界擊穿場強，則可以獲得最高的擊穿電壓[3]。一般，擊穿電壓隨著環的個數的增加而增大，但并非線性增加。環的個數越多, 占用芯片面積越大，設計時應考慮環個數與擊穿電壓大小[4]。盡管這種終端使用了很長時間且為廣大技術人員所熟知，但此技術仍然有改進的空間。

1 終端結構及仿真結果

1.1 終端結構

本文提出的終端結構如圖1 所示。在主結P的右下方做一層P–埋層，在埋層的右上方器件表面的位置分布了5個場限環。N+截止環位于器件表面及終端的最外側，并與最后一個場限環保持一定的距離。

未采用結終端技術時，器件的擊穿點出現在主結的邊緣，因為主結邊緣處既會受到漂移區橫向電荷的影響也會受到縱向電荷的影響，所以結邊緣處的電場相比平面結高出很多，器件很容易在此地被擊穿[5]。常規的場限環沿著器件的表面分布，因此只能在橫向上降低主結邊緣的電場，這也是場限環技術效率較低的原因[6]。本文提出的終端結構在主結的右下方做了一層P–埋層，當主結加高壓時，其耗盡區將向N–漂移區擴展，當擴展到P–埋層時，空穴將從濃度高的埋層區向濃度低的N–漂移區擴散，留下了帶負電荷電離受主雜質。這些帶負電荷的電離受主雜質可以吸引其周圍的帶正電荷的電離施主雜質[7]，這就分攤了原本集中于主結邊緣的電力線。相比于常規的場限環結構，埋層的最大優勢在于能在橫向、縱向和斜下方向同時降低結邊緣的電場強度[8]，使擊穿點從主結處轉移。采用P–埋層的同時結合場限環進一步承擔電壓，最終可以實現在較小的終端面積的情況下達到較高的耐壓。

1.2 終端仿真結果

對于IGBT、VDMOS等功率器件，其平行平面結的耐壓主要由漂移區的電阻率和厚度決定，而耐壓與漂移區摻雜濃度關系如公式（1）[9]：

摻雜濃度與電阻率的關系如公式（2）：

漂移區厚度與耐壓的關系如公式(3)：

式中：BVDSS為耐壓；為遷移率；為電子電量；0為真空中的介電常數；si為硅的相對介電常數；D為漂移區摻雜濃度；為漂移區電阻率；D為漂移區厚度。代入相關參數計算后得到= 250 Ω·cm，D= 420 μm。對于功率器件優化終端時，根據前面計算好的參數拉偏選取最優的電阻率及漂移區厚度，再對埋層的濃度、深度、長度等參數進行優化。最終獲得的終端仿真參數如表1所示。

表1 終端的參數仿真結果

Tab.1 Simulation results of termination parameters

參數名稱數值 主結濃度/ cm–35×1017 主結結深/ μm8 P+場限環濃度/ cm–34×1017 P+場限環寬度/ μm30 P+場限環結深/ μm12 P–埋層濃度/cm–31.8×1015 P–埋層長度/ μm180 P–埋層厚度/ μm6 P–埋層深度/ μm5 N–漂移區濃度/cm–31.8×1013 N–漂移區厚度/ μm420

為了得到盡可能大的擊穿電壓，在保證其他參數不變的基礎上，需要對環間距進行優化。較差的環間距會使得電場在主結邊緣或者某一個場限環的邊緣達到峰值，并且比其他環上的電場高出很多，這種差距較大的電場分布不能充分發揮所有環承擔耐壓的能力，導致了擊穿電壓的大幅下降。因此，理想的情況應該是主結和各環結處的電場峰值基本一致，同時達到臨界電場強度，此時可以得到最佳的耐壓。

經過仿真優化，主結和埋層的間距為20μm，埋層和第一場限環的距離為45 μm，后面的環間距依次為40，40，45，50，60，70 μm。此時的擊穿電壓為3 439 V，終端長度為1 000 μm。同常規的場限環結構相比，在相同耐壓的情況下，終端面積減小了接近30%。圖2為終端發生擊穿時仿真特性曲線。由圖2（a）可以看到擊穿電壓在3 400 V以上；圖2（b）顯示終端擊穿時擊穿電流的分布，可以看到擊穿時電流在每個環上較為均勻地流過，并在主結的邊緣電流最為集中，即主結邊緣是擊穿點的位置；圖2（c）顯示的是擊穿時主結位置的縱向電場分布，可以看到每個環上的電場較為一致，接近于臨界擊穿電場，主結邊緣處的電場稍微高出一點，這就保證了擊穿電壓能達到一個較優值。

(a) 電流-電壓關系曲線

(b)擊穿電流曲線

(c)表面電場分布

圖2 終端發生擊穿時仿真特性曲線

Fig.2 Simulated characteristics of the proposed structure at breakdown

1.3 埋層參數的影響及優化

埋層作用的本質是在主結周圍引入負電荷，這些負電荷可以分散主結邊緣處集中的電場，從而提高耐壓。下面結合圖3來說明埋層的濃度對于終端耐壓的影響。如果埋層的濃度過大，則分散主結邊緣處電場的作用非常明顯，但是這會在埋層的邊緣處引起電場的集中，即將擊穿點從主結的邊緣轉移到了埋層的邊緣，耐壓會出現顯著降低。如果埋層的濃度過小，則緩解電場集中的能力不足，電場仍然會在主結邊緣集中，耐壓會出現大幅度的下降。如圖3所示，埋層的濃度在1.8×1015cm–3處會出現一個最優值，無論濃度高還是低，耐壓都會出現大幅的降低。

埋層的長度是另一個關鍵參數，如圖4所示為埋層的長度對擊穿電壓的影響。當埋層長度較小時，埋層更容易全耗盡。但是由于此時埋層包含的總電荷量較少，這就使得埋層對主結邊緣電場影響較小，擊穿電壓較低。當埋層的長度逐漸增加時，埋層的作用會得到充分的發揮，擊穿電壓逐漸升高。但是當埋層的長度增大到一定程度的時候，擊穿電壓保持穩定甚至有一定的下降。這種現象的原因是埋層邊緣的電場出現明顯增大，擊穿點從主結處轉移到了埋層的邊緣處或者后面的場限環上，引起了器件的提前擊穿。此外較大的埋層長度也會引起終端面積的浪費，造成終端效率的下降。從圖4中可以看到，當埋層的長度為180 μm時，擊穿電壓有最優值3439 V。

2 結論

提出一種高壓功率器件的新型終端技術，該技術采用P–埋層結合P+場限環的結構，有效降低了主結邊緣處的曲率效應，提高了擊穿電壓。仿真結果表明，新型終端技術在實現耐壓3439 V的情況下終端長度為1000 μm，相比于傳統的場限環結構終端長度減小了近30%。因此，本文所提出的新型終端技術對高壓功率器件終端設計具有一定的借鑒意義。

[1] LINDER S. Power semiconductors[M]. Switzerland: EPFL Press, 2006: 183-192.

[2] ZHANG B. Power semiconductor device and smart power ICs fourth[D]. Chengdu: University of Electronics Science and Technology of China，2011．

[3] HE J, ZHANG X, WANG Y Y. A concise analytical approach for predicting voltage and edge peak field profiles of planar junction with a single floating field limiting ring [J]. Int J Electron, 2011, 88(8)：903–904.

[4] CHEN X B. Power MOSFET and high voltage integrated circuit[D]. Nanjing, China：The Publishing Company of the Southeast University, 1989.

[5] STRENG R, GOSELE U, FELLINGER C, et al. Varation of lateral doping as a field terminator for high-voltage power devices [J]. IEEE Trans Electron Device, 1986, 33(3): 426–428.

[6] CHEN X B. Lateral low-side and high-side high-voltage devices: USA, 6998681[P]. 2006-02-14.

[7] CHENG J J, CHEN X B. A practical approach to enhance yield of OPTVLD products [J]. IEEE Electron Device Lett, 2013, 34(2): 289–291.

[8] CHENG J J, CHEN X B. New planar junction edge termination technique using OPTVLD with a buried layer [J]. IEEE Trans Electron Devices, 2013, 60(7): 2428–2431.

[9] BALIGA B J. Fundamentals of power semiconductor devices[M]. Berlin, Germany: Springer Science & Business Media, 2010.

A novel junction termination with P–buried layer

ZHOU Rong1, ZHANG Yumeng2, LI Zehong2, XIONG Jingzhi2, ZHANG Jinping2

(1.Yongguang Electronics Limited of China Zhenhua Group, Guiyang 550018, China; 2. State Key Laboratory of Electronic Thin Films and Integrated Devices, University of Electronic Sciance and Technology of China, Chengdu 610054, China)

Normal field limited rings technology has low efficiency in the area of high-voltage power device due to lots of rings and large area. This paper introduced a novel junction termination with P–buried layer to reduce electric field concentration of main junction fringe and increase breakdown voltage. The simulated results show that the proposed edge termination structure has a breakdown voltage of 3 439 V with a total width of 1000 μm, which is reduced by more than 30% compared to that of the conventional field limiting rings structure, such as Infineon’s 3 300 V product.

electric field ; breakdown voltage; termination technology; field limited rings; P–buried layer; termination width

10.14106/j.cnki.1001-2028.2016.09.008

TN386.1

A

1001-2028（2016）09-0037-04

2016-07-09 通訊作者：李澤宏

國家自然科學基金項目資助（No.61474017；No.51307014）

李澤宏（1970－），男，重慶人，教授，主要從事功率半導體器件和集成電路的研究，E-mail: lizh@uestc.edu.cn；周嶸（1980－），男，貴州貴陽人，工程師，主要研究方向為新型功率半導體器件及其可靠性設計與應用，E-mail: 18984072828@189.cn。

網絡出版時間：2016-09-02 11:04:50 網絡出版地址：http://www.cnki.net/kcms/detail/51.1241.tn.20160902.1104.001.html

（編輯：陳豐）