高速電路設計中電源完整性的仿真研究

焦喜香（中國電子科技集團公司第38研究所，安徽合肥，230088）

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高速電路設計中電源完整性的仿真研究

焦喜香
（中國電子科技集團公司第38研究所，安徽合肥，230088）

摘 要：在高速電路設計中，數據傳輸速度很快且電子元器件工作噪聲裕量很小，這就對PCB板電源設計指標提出了很高的要求。本文對高速電路布板后整板電源完整性（PI）以及關鍵信號線的信號完整性問題進行了設計仿真，實踐證明：運用仿真軟件對系統進行完整性分析仿真，對于提高整板設計成功率、短設計周期支持作用較大。

關鍵詞：電源完整性；高速電路；信號完整性；HyperLynx

引言

電子元器件朝著微型化、高集成度、多功能化的方向發展，其瞬態切換功率越來越高，工作電壓越來越低，噪音裕量變小，相應的PCB板整體電路設計密度更高，速度更快，對電源的要求更加苛刻。在設計復雜程度提高的同時，設計整體PCB整體電路時，勢必遇到越來越多影響電源穩定性的各種干擾因素，且目前的信號完整性仿真都是建立在電源系統絕對穩定基礎之上的。所以在互連設計時，進行電源完整性分析已成為必然。目前支持仿真的軟件有很多，本文主要利用Mentor公司的HyperLynx進行仿真設計。

1 電源完整性分析

電源完整性分析的主要目標就是能夠給芯片電路提供干凈的電源，消除電源噪聲對芯片輸出信號的影響。電源噪聲對芯片的影響，會引起輸出信號的邏輯錯誤或者產生時序問題。此外，電源地網絡和信號網絡不是獨立的，而是緊緊耦合在一起的。所以電源地的噪聲還會通過耦合影響信號線，或者輻射到外面，會產生EMI、EMC的問題等等［1］。

一個電源供給系統（PDS）由電壓調整器VRM、 BULK電容、高頻退耦電容、電源地平面四個對象構成［2］。一個理想的電源系統其等效阻抗應該為零，即在平面任何地方的電位應該保持穩定不變的，但是在實際運用中存在很大的噪聲干擾，甚至有可能影響系統的正常工作。因此電源完整性分析的核心就是設計整個電源供給網絡或者其中的一部分，在感興趣的頻率范圍內降低整個網絡的阻抗，使得電源地網絡產生的噪聲最小，而電源地網絡設計一個主要參數就是目標阻抗，它的定義為：

其中 Power_Supply_Voltage為電源網絡的供電電壓，Allowed_Ripple為該網絡允許的最大紋波，Current為通過的電流值。當前解決電源完整性首先要合理設計PCB疊層，在電源層和地層大面積鋪銅，提供低阻抗的路徑。對于由于芯片本身內部引起的電源問題最有效的途徑就是合理的布置去耦電容［3］。因此解決電源完整性問題的關鍵應該是選擇合適的電容、在合理的位置擺放這些電容，使PDS阻抗在系統的工作頻率范圍內小于目標阻抗。

2 仿真分析流程

2.1 系統簡介

以目前設計的一高速采集系統為例來詳細闡述仿真分析的流程。該系統采用高速ADC、高端FPGA以及高速光纖模塊為硬件平臺來實現數據的采集傳輸。系統功能框圖如圖1所示。

圖1 系統功能框圖

2.2 電源完整性仿真

運用HyperLynx內嵌的功能模塊PI來進行電源完整性仿真［4］。PI模塊仿真方式分為集總參數仿真和分布參數仿真。集總參數仿真即把整個電源平面看成一個集成點，而分布參數仿真采用頻點掃描，可選擇要仿真的管腳，看管腳之間的交互影響。一般我們在進行電源Net仿真時，選擇集總參數對整個網絡進行阻抗分析更加有效。集總參數仿真也可導出到預分析環境中進行增減電容，替換電容，改變安裝方式，改變疊層等What-If分析方法來進行該供電網絡的PCB優化設計。

首先設置板級的分析數據庫，將PCB板圖設計數據直接讀入，確定板材材料，明確PCB疊層關系，設置各電源網絡的直流電壓，導入去耦電容模型或設置去耦電容參數包括ESR和ESL。根據設計要求確定電源平面的噪聲容限，一般按照電源網絡的5%來定義，最大動態電流一般按照芯片工作最大電流的50%來計算要仿真的電源網絡目標阻抗。

先對FPGA中關鍵的內核電壓進行仿真。通常用鉭電容來進行板級低頻段去耦，可以用幾個或多個電容并聯以減小等效串聯電感。在高頻段，把去耦的頻率范圍分成3到4個頻段。在本系統中FPGA實際工作頻率為300MHz，在低頻段選擇多個470uf的鉭電容并聯，然后高頻段利用公式計算出所需要的去耦電容容值。要考慮利用多個陶瓷小電容并聯簡單有效的減小阻抗，同時容值間隔不能太大，要有效控制反諧振點阻抗的幅度。通過計算，我們可以選擇2.2uf和0.1uf的電容組合為該電源網絡高頻段進行去耦設計。

圖2為FPGA內核電壓網絡頻率—目標阻抗曲線圖，從圖中可以在為300MHz時，最大的阻抗為0.071124，即紋波電壓最大為71mv。在實際設計時允許阻抗在目標阻抗線上一點，因為仿真的時候沒有考慮芯片本身內部的濾波設計。因此可以看出電容設計基本上是可以滿足阻抗設計要求的。

圖2 FPGA內核電壓網絡頻率目標阻抗曲線圖

同時還可對電源平面可進行壓降和電流密度的仿真，防止器件出現失效過大的電壓降，導致器件邏輯出錯；或因過高的電流密度導致PCB損壞。從圖3可以看出，該電源網絡最大壓降為0.4mv，表層最高電流密度為14.7A/mm2，是能夠滿足設計要求的。

3.2 信號完整性仿真

根據上一章節對電源完整性仿真的結果，同時可以對主要網絡的信號完整性進行仿真，從而更直接的驗證電源完整性設計的合理性。對于本系統電路來說，由于要實現帶寬400MHz的中頻采樣，后期傳輸速率很大，因此要著重關注光纖數據的傳輸。選取其中一對光纖輸出差分線，導入到前仿真中，然后提取過孔的S參數模型，如圖4所示。

圖3 電源網絡電壓壓降和電流密度仿真

圖4 GTX信號線導入前仿真設計

圖5 光纖傳輸線仿真眼圖結果

圖5為傳輸速度為8Gbps的數據傳輸眼圖仿真結果，眼圖過渡良好，眼部充分張開，說明接收器側的FPGA可以輕松地解讀數據，能夠很好的實現8Gbps的數據傳輸。

3 實際測試結果

在本系統實際測試中，運用光纜實現測試數據自回環，通過計算機端的FPGA邏輯分析軟件Vivado來觀察光模塊的工作狀態。

測試結果如圖6所示，可以看出光模塊可以很好的實現8Gsps的數據傳輸，無誤碼出現。

圖6 光模塊傳輸數據率8Gsps的測試結果

4 結束語

本文簡要的介紹了利用電路仿真工具進行電源完整性以及信號完整性仿真的方法和流程，并結合項目中的電路設計進行仿真，并對結果進行了驗證。實踐證明：通過軟件對電路PCB板進行電源完整性以及關鍵信號線進行仿真，可以有效的縮短設計的周期，降低設計的難度，提高設計的可靠性。

參考文獻

［1］ 高性能PCB 的SI/PI 和EMI/EMC仿真設計 Ansoft培訓手冊.

［2］ 申偉，唐萬明，王楊.高速PCB的電源完整性分析［J］.現代電子技術，2009，311（24）：213-218.

［3］ （美）伯格丁（Bogatin，E.）著.李玉山等譯.信號完整性分析［M］.北京：電子工業出版社，2005.

［4］ 張海風等編著.HyperLynx仿真與PCB設計［M］.北京：機械工業出版社，2005.

［5］ 堵軍，高輝，張益平.電路設計中的信號完整性分析和研究［J］.電子與封裝，2013，13（8）：25-29.

Simulation Research of Power Integrity in Hign-speed Digital Design

Xixiang Jiao
（No.38 Research Institute.CETC， Hefei， Anhui， 230088， China）

Abstract：In the design of high speed circuit， the data transmission speed is very fast and the electronic components work noise margin is very small， therefore It is an enormous challenge to get a well-regulated power supply.This paper introduces the emulation design and analysis of power integrity and signal integrity of high-speed circuit boards， packages and high-speed serial links.Based on the simulation tool，the problem for the power supply of whole circuit and key signal line are taken as the research obiects.The practice has proved that emulation used simulation tool can speed design， improve the success of circuit boards and decrease cost.

Key words：Power Integrity； Hign-speed Circuit； Signal Integrity； HyperLynx

中圖分類號：TN86

文獻標識碼：A

文章編號：2095-8412 （2016） 02-226-04

DOI：工業技術創新 URL： http//www.china-iti.com 10.14103/j.issn.2095-8412.2016.02.028

作者簡介：

焦喜香（1982-），女，工程師，博士，從事雷達數字收發方面的設計與研究。