基于FPGA的八位加法器的設計

周慶芳

【摘 要】FPGA即現場可編程門陣列。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。該設計采用FPGA技術，運用VHDL硬件語言設計八位加法器的ADD4模塊、SELTIME模塊和DELED模塊，完成了八位加法器進行自頂向下的設計并通過了實驗驗證，以及對八位加法器的設計與實現。

【關鍵詞】FPGA 八位加法器 設計

一、背景介紹

隨著科學技術的進步和社會經濟的發展，電子系統的設計正朝著速度快、容量大、體積小、質量輕、用電少的方向發展，這對各種新型電子產品的開發提出了許多全新的課題和更高的要求。EDA技術是一種高級、快速、有效的電子設計自動化技術[1]。EDA技術以計算機為工具，代替人完成數字系統的邏輯綜合、布局布線和設計仿真等工作。設計者只需要完成對系統功能的描述，然后就可以由計算機來處理這些描述，得到設計結果，修改設計也很方便。利用EDA工具進行設計，可以極大地提高設計效率[2]。

此次設計采用EDA技術，應用Quartus Ⅱ軟件平臺和CPLD器件，完成一個八位硬件加法器的設計。通過該設計可以熟悉電子系統層次化設計與基本設計過程，以及如何使用可編程控制器件（PLD）進行簡單邏輯電路的設計；掌握EDA軟件設計平臺Quartus Ⅱ的使用，并掌握設計項目的原理圖編輯、編譯、仿真、波形分析及下載。

二、八位加法器的設計

思路：設計要求完成八位加法器，因直接設計復雜，所以先設計底層文件，即從最簡單的半加器開始。先設計一個半加器，然后封裝，用兩個封裝過的半加器組成一個全加器；再封裝，用四個封裝體全加器串聯成一個四位加法器；再封裝，最后完成頂層文件，即由兩個四位二進制加法器級連成一個八位硬件加法器。

依照上面思路，用兩個半加器設計一個全加器的封裝體，然后用封裝好的全加器串聯成四位加法器并封裝。前面的步驟完成了一個底層元件的設計，并被包裝入庫，現在利用已設計好的四位加法器，完成頂層項目八位加法器的設計，電路圖如圖1所示。

其中，ADD4模塊是四位二進制加法器，兩個串聯成八位加法器，結果經SELTIME模塊驅動送入DELED模塊輸出，SELTIME模塊每次送入4位數據到DELED模塊，由CLK時鐘脈沖控制輸出，DELED模塊把送入的每個四位數據轉換為7段碼送出顯示。A——dp（對應數碼管a-h）為段碼，在選中一個數碼管情況下送出段碼，在該數碼管中顯示段碼字符，然后接著選中其他數碼管，送其他字符。仿真后波形圖如圖2所示，此次設計的八位加法器電路圖已經過實驗系統驗證，邏輯功能正確，設計成功。

三、小結

隨著EDA技術的不斷發展，系統設計師們更愿意自己設計專用集成電路（ASIC）芯片，而且希望ASIC的設計周期盡可能短，因而出現了現場可編程邏輯器件，其中應用最廣泛的屬現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD），它們都是在PAL、GAL等邏輯器件的基礎之上發展起來的，可以替代幾十甚至幾千塊通用IC芯片，非常適用于現代電子設計。本設計采用FPGA技術，運用VHDL硬件語言設計八位加法器的ADD4模塊、SELTIME模塊和DELED模塊，完成了八位加法器進行自頂向下的設計并通過了實驗驗證，以及對八位加法器的設計與實現。經驗證，該加法器邏輯功能正確，設計成功，具有一定的市場價值。

【參考文獻】

[1]唐紅蓮，劉愛榮.EDA技術與實踐[M].北京：清華大學出版社，2011.

[2]蘇志平.數字電子技術基礎簡明教程[M].北京：中國水利水電出版社，2010.